system verilog 学习（一）

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原创最新推荐文章于 2026-05-10 09:10:41 发布 1.3k 阅读 AI 写同款· GEO 优化 ›

【SV】从仿真器的角度理解为什么要避免#0延迟。理解事件-驱动模拟。SystemVerilog如何在仿真时模拟写一个传播延迟？理解非阻塞赋值/阻塞赋值延迟时间控制事件-驱动模拟Event-Driven Simulation 非阻塞赋值/阻塞赋值 Nonblocking / Blocking assignments 延迟时间控制 Procedural timing control 阅读详情

一般情况下，编写代码时如能按照以下8条原则就可以避免
90%-100%由Verilog代码引起的冒险竞争现象：
1）时序逻辑----使用非阻塞赋值
2）锁存器----使用非阻塞赋值
3）用always块生成的组合逻辑----用阻塞赋值
4）在同一个always块中既有时序逻辑又有组合逻辑---
用非阻塞赋值
5）在同一个always块中不要既用阻塞赋值又用非阻塞赋值
6）不要在一个以上的always块中对同一个变量赋值
7）用$strobe显示用非阻塞赋值指定的变量值
8）不要用＃0 过程性赋值

以上8条原则与Verilog-1995 完全一致，仍旧适用于SystemVerilog

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system verilog的学习(一） system verilog 硬件验证语言（Hardware Verification Language，HVL) 受约束的随机激励生成功能覆盖率更高层次的结构（面向对象）多线程及线程间的通信支持HDL数据类型，例如verilog的四状态数值集成事件仿真器（硬件设计的目的在于创建一个基于设计规范并能完成特定任务的设备）不同层次上的测试：代码块代码块的边界 ... 阅读详情

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