[SV]SystemVerilog covergroup语法小结

元直数字电路验证

已于 2022-03-23 19:15:01 修改

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分类专栏： SystemVerilog从入门到实战文章标签： SoC SystemVerilog Covergroup coverage

于 2022-03-22 09:48:26 首次发布

本文链接：https://blog.youkuaiyun.com/gsjthxy/article/details/123651859

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本文总结了SystemVerilog covergroup的基本语法，包括covergroup定义、参数化、采样方式、coverpoint的使用（包括bins、with和sequence）以及非法值和忽略值的处理。重点讲解了coverpoint的bins定义和不同类型的覆盖策略。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

SystemVerilog covergroup语法小结

一、Covergroup定义与收集

1. 1 Covergroup定义与例化

Covergroup是承载coverage的容器。 coverage只能收集integral Data types，对于real等类型的数据是不能收集的。

1.2 Covergroup可以定义在何处

Covergroup只能定义在package/class/module/program/checker/interface中。

covergroup的定义与例化

covergroup demo_cg();  
  ... 
endgroup : demo_cg

demo_cg    test_cg_inst = new;


demo_cg    test_cg_inst[4];  //Error: Arrays of covergroup instances are not supported.
demo_cg    a_inst, b_inst; 

a_inst = new; 
b_inst = new; 	// OK

这种方式可以例化多份，但注意covergroup 不能例化为数组（此方式只有Xcelium不支持）

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