一步一步搭建高质量UVM验证环境
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本专栏将详细介绍UVM环境的搭建，充分考虑Bench的可重用性的灵活性。并且会分享一种自动创建UVM环境的脚本。
元直数字电路验证
天地本無心，生民自有命，往聖無絕學，萬世不太平。硅農，因bug而生，與bug為伴，以debug為生。
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[UVM]在UVM环境中加入C++内存模块
这个例子展示了如何将C++和SystemVerilog结合使用，建立一个内存模型并在UVM环境中操作它。您可能需要根据具体设计需求调整内存大小和接口细节。确保编译和链接时配置正确，以便SV DPI和C++之间的互操作正常工作。原创 2024-12-05 14:54:50 · 843 阅读 · 0 评论 -
[SoC]含有微处理器的IP的一种验证方案
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[DFT]Scan mode & ATPG
Scan mode & ATPG 前言：Testability用来表征一个manufactured design的quality。 将testability放在ASIC前端来做，成为DFT(Design For Test)，用可控(controllable)可观(ob...原创 2020-01-30 18:02:19 · 11049 阅读 · 0 评论