3、VLSI 测试技术：趋势、方法与挑战

VLSI 测试技术：趋势、方法与挑战

1. VLSI 技术趋势对测试的影响

1.1 晶体管密度与引脚数量的关系

在 VLSI 电路中，芯片上可放置的晶体管数量与芯片面积成正比。而输入/输出（I/O）引脚数量与芯片周长成正比，可近似表示为与 4d 成正比（d 为某一相关尺寸）。这一关系最早由 Rent 在 IBM 经验性地观察到，被称为 Rent 规则。随着特征尺寸的缩小，在相同芯片面积下，晶体管数量和引脚数量都会增加，但晶体管数量增加得更快。多层布线技术能让更多芯片面积用于放置晶体管，但引脚数量不会增加，因为引脚必须放置在芯片边界。这使得测试问题变得更加复杂，因为测试程序需要通过相对较少的引脚来访问更多的设备（晶体管或门）和互连。测试复杂度的增加有时用一个比率来表示，数据显示，测试复杂度大约每五到六年就会翻倍。

1.2 特征缩放与功耗

CMOS 芯片的功率密度由公式决定，其中涉及单位面积的节点电容、电源电压和时钟频率。缩小器件特征尺寸的主要目的是提高电路速度和晶体管密度。当特征尺寸缩小为原来的 1/k 时，速度会提高 k 倍，晶体管密度会增加 k² 倍，节点电容会减小 1/k。为了保持电场不变，电源电压通常会按 1/k 的比例缩放，这被称为恒定电场（CE）缩放，能保持功率密度不变。但在更小的亚微米区域，CE 缩放并不实用，因为晶体管的阈值电压不会随尺寸缩小。实际中，电源电压通常按 1/√k 的比例缩放，这会使功率密度增加 k 倍，对测试产生显著影响：
- 验证测试 ：必须检查电源总线是否因过流而过载，否则可能导致芯片出现电压下降，甚至因金属迁移使芯片电源总线线路烧毁。
- 测试