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RSS订阅原创 时序违例在FPGA开发流程的分析及解决，结合实际工程
本文介绍了VIVADO各个阶段所要注意的影响时序的因素，并根据时序报告的几个重要参数给出相应解决方法。
2023-03-25 00:08:34
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原创 mac/pcs/pma自环的参数配置（1588mac和非1588mac）UG476和PG157
mac/pcs/pma自环的参数配置（1588mac和非1588mac）UG476和PG157
2023-02-17 17:45:26
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原创 关于7系列FPGA GT 高速收发器的一些认识（三）
关于7系列FPGA GT 高速收发器的一些认识，前面讲了GT的一些基本概念以及复位，这一节介绍GT的时钟，包括时钟间的关系。
2023-02-10 21:23:22
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原创 关于7系列FPGA GT 高速收发器的一些认识（二）
这篇先结合工程代码介绍一下GT 高速收发器的复位。大家可以参考UG476，GT的复位有两个模式，下面以常用的Sequential mode为例。
2022-12-12 16:53:16
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原创 关于keep，dont touch和max_fanout的用法建议
关于keep = "true"，don't touch = "true"，max_fanout等命令，项目中只是去用，并没有去了解怎么正确的使用，在翻阅了一些资料以后，针对一些问题做了一些仿真，在这里做一下总结 。
2022-11-22 15:53:43
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原创 调试bug发现关于复位和初始化的一些问题以及建议（important）
博主由于做的项目中出现很多关于复位的问题，所以最近看了好多复位的资料，也做了仿真，做了一些总结，网上也很难系统的查到，现在把这些东西分享出来。
2022-11-22 11:21:29
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原创 ram_style的使用
ram_style的使用，综合的时候实现该寄存器是用的LUT资源和FF触发器，FF触发器板子资源够用，但是LUT资源不够用，用BRAM实现这个寄存器块
2022-11-15 13:54:16
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原创 亚稳态之跨时钟域处理（一）
为了确保在时钟沿进行可靠稳定的操作，需要数据在时钟沿的前后稳定不变，时钟沿前数据应该保持不变的时间称为建立时间（Tsu），时钟沿后数据应该保持不变的时间称为保持时间（Th）。
2022-11-03 20:53:45
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原创 FIFO的使用及理解
先入先出的一个数据存储缓冲器，和RAM不同的是，FIFO的数据被读走了FIFO就空了，而RAM的数据可以反复读。本次内容是基于Xilinx的官方IP-FIFO Generator。
2022-11-01 18:55:21
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空空如也
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