2. DFT 入门篇-scan chain—design rule check

最新推荐文章于 2025-07-07 11:25:24 发布
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分类专栏： DFT
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本文链接：https://blog.youkuaiyun.com/gaiyi8666/article/details/80795969
本文介绍了一个用于DFT（Design for Testability）的TCL脚本，涉及扫描链设计及其在存在posedge和negedge时钟的情况下的处理。在遇到多时钟域和时钟边沿混合的问题时，需要使用Set_scan_configuration命令来解决。同时，针对多个时钟域，文章提到了使用lockup cell来处理数据保持时间。在进行scan规则检查时，如果发现问题，可以通过修改RTL或使用工具autofix进行修复。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

这是一个简单的脚本，读design  （综合后），读library ，加时钟

design check       开始 做scan     写两个文件给ATPG用

 

2.问题来了如果design里面既有 posedeg  clk   又有negedge clk  ，那么该如何做scan ，使用上面的脚本还行吗

实际上当然不行，那么该怎么改tcl 

 

这是design  ，实际做完scan 之后 为

可以看出先串的下降沿再串的上升沿。为什么会这样

先看shift 过程 positive 到negative会有问题

再看capture过程，同样positive 到negative会有问题

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量产导入 | Tessent Scan 和 ATPG
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
06-12 612
默认情况下，Tessent Scan 会在两个时钟域的转换处添加一个锁定锁存器，以消除时钟偏移问题。示例：Verilog中的“and”直接映射到DFT工具中的内置原语“and”。当单个扫描链由两个时钟域驱动时，存在时钟偏移可能导致时序问题的情况。当单个扫描链由两个时钟域驱动时，存在时钟偏移导致时序问题的可能性。默认情况下，所有的时钟主要输入和边沿都被放置在单独的扫描链中。上升沿和下降沿时钟可以合并到同一个扫描链中。扫描链越多且越短，测试时间和成本就越低。扫描链的数量取决于测试器的能力。
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