2. DFT 入门篇-scan chain—design rule check

本文介绍了一个用于DFT(Design for Testability)的TCL脚本,涉及扫描链设计及其在存在posedge和negedge时钟的情况下的处理。在遇到多时钟域和时钟边沿混合的问题时,需要使用Set_scan_configuration命令来解决。同时,针对多个时钟域,文章提到了使用lockup cell来处理数据保持时间。在进行scan规则检查时,如果发现问题,可以通过修改RTL或使用工具autofix进行修复。

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这是一个简单的脚本,读design  (综合后),读library ,加时钟

design check       开始 做scan     写两个文件给ATPG用

 

2.问题来了如果design里面既有 posedeg  clk   又有negedge clk  ,那么该如何做scan ,使用上面的脚本还行吗

实际上当然不行,那么该怎么改tcl 

 

这是design  ,实际做完scan 之后 为

可以看出先串的下降沿再串的上升沿。为什么会这样

先看shift 过程 positive 到negative会有问题

再看capture过程,同样positive 到negative会有问题

<think>嗯,用户想写一篇关于DFT设计可测性的研究文档,我得先弄清楚他们需要什么。首先,DFTDesign for Testability,也就是可测性设计,这在芯片设计里挺重要的。用户可能是学生或者工程师,需要撰写学术论文或者技术报告。他们可能对DFT有一定了解,但不确定如何组织内容,或者想确保覆盖所有关键点。 我应该先考虑研究文档的基本结构。通常包括摘要、引言、理论基础、方法、实验、结果、讨论、结论和参考文献。需要针对DFT的具体内容来调整各部分。比如理论基础部分要介绍DFT的概念,常用技术如扫描链、BIST、边界扫描等。可能需要解释为什么DFT重要,比如提高测试覆盖率,降低测试成本。 然后,用户可能需要知道每个部分应该包含哪些细节。比如在方法部分,需要详细描述采用的DFT技术,如何设计扫描链,插入测试点,或者使用BIST。实验部分可能需要具体的案例,比如某个芯片的设计,用了哪种DFT方法,测试覆盖率的提升情况。结果部分需要数据支持,比如测试时间减少的百分比,故障检测率的提高。 还要注意用户可能不太清楚如何将理论与实践结合,可能需要指导如何选择案例,如何收集和分析数据。另外,文献综述部分也很重要,需要总结前人的研究,指出当前工作的创新点。 用户可能也会忽略讨论部分,需要提醒他们分析结果的局限性,未来改进方向。参考文献方面,要推荐一些经典的DFT论文或书籍,比如相关的IEEE论文或者教材。 另外,用户可能希望知道写作中的常见问题,比如如何保持逻辑连贯,如何有效展示数据,可能需要建议使用图表和算法流程图。还要注意格式要求,比如数学公式用LaTeX,独立公式用$$,行内用$,这点用户可能已经提到,但需要确认他们是否了解正确用法。 最后,要确保整个文档结构清晰,逻辑严谨,论据充分。可能需要分步骤指导,从确定主题到文献调研,再到撰写各部分内容。同时提醒用户多次修改,进行同行评审,确保技术细节准确无误。</think>以下是如何撰写一篇关于DFTDesign for Testability,可测性设计)研究文档的结构化指南,分步骤说明关键内容与技术要点: --- ### 一、文档结构设计 #### 1. 标题与摘要 - **标题**:明确研究重点,例如《基于扫描链与BIST的SoC可测性设计优化研究》 - **摘要**(150-300字): 概括研究目标(如提升测试覆盖率)、方法(如采用扫描插入、压缩技术)、创新点(如新型测试调度算法)和结果(如故障覆盖率提升至98%) #### 2. 引言 - **行业背景**:说明集成电路复杂度提升带来的测试挑战(如纳米工艺下的故障模型多样性) - **问题定义**:明确待解决的DFT痛点(如测试时间过长、测试功耗超标) - **研究价值**:量化DFT的经济效益(例如:每减少1%测试成本可节省百万美元) #### 3. 理论基础 - **核心概念**: - DFT基本原理:$$T_{test} = \frac{N_{fault}}{F_{clock} \cdot C_{coverage}}$$ - 关键技术分类:扫描设计(Scan Chain)、内建自测试(BIST)、边界扫描(Boundary Scan- **数学模型**(独立公式示例): $$ Fault\ Coverage = \frac{Detected\ Faults}{Total\ Faults} \times 100\% $$ #### 4. 方法论 - **技术路线图**: 1. 电路网表分析 → 2. 扫描链插入(含时钟域交叉处理) → 3. 测试压缩(EDT/MBIST) → 4. ATPG向量生成 - **创新点实现**: - 扫描链优化算法(例如动态链长平衡) - 低功耗测试策略(如Launch-off-Capture时序控制) #### 5. 实验验证 - **实验设置**: - 工具链:Synopsys DFT Compiler/Tessent - 基准电路:ITC'99标准测试案例 - 对比指标:测试覆盖率、测试数据量、测试时间 - **数据可视化**: - 表格对比传统扫描与压缩扫描的向量压缩率(如10X压缩比) - 折线图展示故障覆盖率随测试向量增加的变化曲线 #### 6. 结果讨论 - **量化分析**: - 测试时间从$T_1=120ms$降至$T_2=35ms$ - 功耗峰值由$P_{max}=50mW$控制到$P_{max}=28mW$ - **局限性**:指出当前方法对多电压域设计的适配性问题 #### 7. 结论与展望 - **总结成果**:提炼可复用的DFT设计规则(如扫描链长度<500FF) - **未来方向**:AI驱动的测试模式生成、3D IC中的分层测试架构 --- ### 二、关键技术细节 1. **扫描链设计规范**: - 时钟域隔离策略 - 扫描使能信号(SE)的时序约束 - 示例代码片段: ```verilog always @(posedge CLK or posedge SE) begin if (SE) scan_chain <= SDI; else scan_chain <= normal_data; end ``` 2. **ATPG流程优化**: - 基于SAT的故障列表缩减算法 - 动态测试向量排序(Dynamic Test Reordering) --- ### 三、写作实践建议 1. **文献引用规范**: - 必引经典论文: ▶ K. Chakrabarty, "Test Challenges for Nanoscale Technologies" (IEEE TCAD) ▶ B. Nadeau-Dostie, "Scan-Based Test Principles" (Springer) 2. **图表要求**: - 扫描链布局图需标注时钟域边界 - 故障覆盖率表格采用三线式格式 3. **可复现性**: - 附录提供TCL脚本片段(如DRC规则检查脚本) --- ### 四、常见误区提醒 - **错误案例**:未考虑测试模式对功能路径的时序影响(需进行时序仿真) - **公式易错点**:扫描链长度计算未包含锁存器(公式修正): $$ L_{chain} = \frac{N_{FF} + N_{Latch}}{N_{chains}} $$ --- 通过以上结构化框架,可系统性地展现DFT设计的理论深度与实践价值。建议配合EDA工具(如Mentor Tessent)的实际操作数据进行论证,并加入DFT DRC(Design Rule Check)的具体通过率作为质量评估指标。
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