cpu设计之浮点运算单元--浮点乘法运算（乘积）

最新推荐文章于 2025-07-02 11:12:32 发布

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分类专栏： cpu设计和验证

本文链接：https://blog.youkuaiyun.com/gaiyi8666/article/details/85226156

本文介绍了浮点乘法运算的过程，包括部分积生成和部分积累加。Booth算法用于生成部分积，基4Booth编码能减少运算量。在实际CPU设计中，部分积的符号位扩展和压缩是关键，常使用华莱士树进行4-2或3-2压缩。浮点乘法的挑战在于数据通路复用和效率优化。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

浮点乘法分为两个部分，部分积，部分积累加和乘加，这一节主要讲部分积的运算以及部分积的累加。

要做好乘法器非常重要的一点是理解 浮点数相乘的推导公式。胡伟武的体系结构这本书上讲的比较详细，建议阅读。这里我就不推导了。

Booth算法与乘法器的一般结构乘法器工作的基本原理是首先生成部分积。再将这些部分积相加得到乘积。在眼下的乘法器设计中，基4Booth算法是部分积生成过程中普遍採用的算法。

对于N位有符号数乘法A×B来说，常规的乘法运算会产生N个部分积。假设对乘数B进行基4Booth编码。每次需考虑3位：相邻高位、本位和相邻低位，编

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m0_72410588的博客

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02-26

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06-16

6030

STM32 FPU浮点运算单元

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LittleBee

07-02

360

从这里我们可以知道，浮点数的表示，包括了3个部分符号位，指数位和尾数位。其表示方式为：其中：S：表示符号位。0表示正数，1表示负数。M：表示尾数。常用形式是。E：表示指数。通常会存在偏移。我们以单精度浮点数位列，则其bit的表示形式如下。

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12-16

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STM32浮点运算单元(FPU)和DSP库使用

32Haozi

03-06

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suliangkuanjiayou的博客

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### 关于 RISC-V 架构中的浮点乘法指令 RISC-V 的浮点指令集扩展（F 和 D 扩展）定义了一系列用于执行浮点运算的操作码，其中包括浮点乘法指令。这些指令遵循 IEEE 754 标准，并通过硬件或软件实现来支持单精度和双精度浮点数的计算[^2]。 #### 单精度浮点乘法指令对于单精度浮点数（32 位），RISC-V 提供了 `fmul.s` 指令。该指令的作用是从两个源寄存器读取单精度浮点数并返回它们的乘积，结果存储到目标寄存器中。其语法如下： ```assembly fmul.s rd, rs1, rs2 ``` - `rd`: 存储结果的目标寄存器。 - `rs1`: 第一个操作数所在的源寄存器。 - `rs2`: 第二个操作数所在的源寄存器。此指令的具体行为由底层硬件实现决定，通常会利用专用的浮点单元 (FPU) 完成高效计算。 #### 双精度浮点乘法指令针对双精度浮点数（64 位），RISC-V 使用 `fmul.d` 指令完成相应的乘法操作。这条指令同样接受三个参数：目标寄存器以及两个源寄存器。它的工作原理类似于 `fmul.s`，只是数据宽度增加了一倍以适配更大的数值范围和更高的精度需求。 ```assembly fmul.d rd, rs1, rs2 ``` 上述两条指令均依赖于 F 或 D 扩展的支持情况；如果未启用相应扩展，则无法直接运行此类浮点算术命令。以下是展示如何调用这两个基本浮点乘法函数的一个简单伪代码例子： ```c float a = 2.0f; float b = 3.0f; double c = 4.0; double d = 5.0; asm volatile ("fmul.s %0, %1, %2" : "=f"(a) : "f"(a), "f"(b)); // Single precision multiplication. asm volatile ("fmul.d %0, %1, %2" : "=f"(c) : "f"(c), "f"(d)); // Double precision multiplication. ``` 以上程序片段展示了嵌入式汇编语句可以用来显式控制 CPU 寄存器间的数据流动过程，从而达到优化性能的目的。综上所述，在现代计算机体系结构领域内，像 RISC-V 这样的开放标准平台正逐渐成为主流趋势之一，因为它不仅允许开发者灵活定制所需特性集合，而且还能有效降低开发成本和技术门槛。