芯纪元-优快云博客

原创 primetime中的POCV变量设置及报告详解

同一块芯片上的晶体管会有变快或者变慢的现象，因此产生了OCV的概念。OCV在path上设置统一的derate，悲观度较高。为了提高准确性，可以用下面的方法:AOCV(Advanced On-Chip Variation)POCV(Parametric On-Chip Variation)

2024-04-25 17:30:08 3092

原创 PT set_case_analysis指令及相关变量设置

set_case_analysis对指定的ports/pins设置constant logic value或者transition type, 默认无法传递时序逻辑。

2025-02-21 15:08:55 182

原创 DC/PT如何得到cell/pin/net的schemetic

在design compiler中，可以使用change_selection指令得到cell/pin的schemetic。

2024-12-24 16:07:16 244

原创 input/output delay

STA并不能去检查一条没有被约束的路径，不同的路径需要使用不同的约束。set_input/output_delay是关于IO边界上的约束。set_input_delay 和set_output_delay都是对外部的延时信息的描述。

2024-12-03 13:43:45 340

Perl（Practical Extraction and Report Language）是一种高级编程语言，由拉里·沃尔（Larry Wall）于1987年创建。作为一种多用途的脚本语言，Perl在文本处理领域表现卓越，特别是在系统管理、网络编程和Web开发方面有广泛的应用。Perl的设计哲学旨在提高工作效率，它将多种编程范式（过程式、面向对象、函数式）结合在一起，形成了一个功能强大的工具集。perl中的子程序其实就是自定义函数。它使用sub关键字开头，表示声明一个子程序。

2024-11-25 16:53:51 1392

原创 SerDes简介

SerDes是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，提升信号的传输速度，从而大大降低通信成本。

2024-11-25 09:25:01 1099

原创 TCL字符串处理常用命令

因为 TCL 把所有的输入都当作字符串看待，所以 TCL 提供了较强的字符串操作功能，TCL 中与字符串操作有关的命令有：string、format、regexp、regsub、scan 等。

2024-11-08 13:55:12 1824

原创 TCL列表处理常用命令

列表是TCL中一种数据结构，是元素的有序集合，元素可以包含任何字符串，如空格、反斜线、换行符等，可以把列表赋值给一个变量、作为参数传给命令、嵌套到其他列表中。通过set命令创建列表，该命令后有两个参数：列表名、列表包含的元素。元素位于一个大括号之内且以空格为界，如果某个元素中包含空格，则将该元素放在大括号或双引号之内。

2024-10-31 11:34:05 2298

原创 TCL编程语言简介

TCL（Tool Command Language）是一种解释型编程语言，它的主要设计目标是提供一个简单易用的脚本语言，而且可以方便地嵌入到其他程序中。TCL最初由约翰·奥斯汀（John Ousterhout）在1988年开发。TCL被广泛应用于自动化测试、GUI设计和网络编程等领域。TCL是一种功能强大且易学易用的脚本语言，在各个领域都有着广泛的应用。

2024-10-29 17:47:02 2061

原创数字后端基础——常用的各种缩写定义

数字后端设计(backend design)：门级网表的物理实现，即把门级网表转换成版图。

2024-10-22 16:03:10 899

原创 DC/PT如何得到不同VT type cells的比例

在Design Compiler中，可以使用report_threshold_voltage_group指令得到cells的usage信息。在Prime Time中，可以使用report_cell_usage指令得到cells的usage信息。

2024-09-24 10:52:12 860

原创 DC如何得到ICG比例

在design compiler中，可以使用report_clock_gating指令得到clock-gating cells, gated registers和ungated registers的信息。该指令可以得到ICG ratio，也会报出register ungated的原因。

2024-09-24 10:36:46 298

原创非时序检查(Non-Sequential Check)

单元或宏（macro）的库文件可以将时序弧指定为非时序（non-sequential）检查，例如两个数据引脚之间的时序弧。非时序检查是指两个引脚之间的检查，两者都不是时钟。数据到数据建立时间检查很重要的一点是，约束引脚和相关引脚的发起时钟沿都来自同一时钟周期。

2024-09-03 14:40:40 573

原创流片方式——Full Mask/MPW

MPW就是和别的厂家共享一张掩模版，而FULL MASK则是独享一张掩膜版。如果芯片风险比较高，则可以先做MPW，测试没有问题，再做FULL MASK。

2024-08-16 11:14:12 3212

原创 Design Compiler——综合及debug流程

DC的HDL compiler把HDL代码转化成DC自带的GTECH格式，然后DC的library compiler 根据标准设计约束（SDC）文件、IP-DW库、工艺库、图形库、（使用拓扑模式时，还要加入ICC生成的DEF模式，加载物理布局信息）进行时序优化、数据通路优化、功耗优化（DC的power compiler进行）、测试的综合优化（DC的DFT compiler），最后得到优化后的网表。

2024-08-15 19:31:55 2042

原创时序分析基本概念介绍——Virtual Clock

Virtual clock就是用来帮助我们约束IO的，设置virtual clock的好处就是可以在不影响real clock的情况下，指定clock的clock network delay。

2024-08-08 11:27:35 1865

原创 set_case_analysis/set_false_path/set_clock_groups/set_disable_timing/set_clock_sense区别

set_disable_timing 对timing arc起作用，使用set_disable_timing命令需要格外小心，因为它会删除通过指定引脚的所有时序路径，完全不去分析这条timing arc。另外，set_false_path 只对data path起作用， EDA 工具还会分析计算这条时序路径，只是不报出来是否有时序违例。

2024-08-07 15:25:42 2031

原创 write_sdc和write_script区别

一般DC写出来sdc用的是write_sdc，因为不确定后端用的是不是synopsys的后端工具；而PT里面读sdc时一般会用source，保证design提供的手写的sdc里面的全部指令都能够生效。

2024-08-07 10:52:33 1390

原创 GCA检查设计约束流程

Galaxy Constraint Analyzer，简称GCA，是一个专门检查设计约束的工具，现在已经集成在Prime Time中，使用起来非常方便。另外，它有GUI图形界面，用户可以很清晰地看到当前约束存在的问题以及修改方案。

2024-07-29 17:31:25 1127

原创 SPEF文件介绍

SPEF（standard parasitic exchange format）是集成电路设计流程中EDA工具间传递互连线寄生参数的标准媒介文件。SPEF被后端StarRC或QRC工具抽取并用于之后的STA，在STA 的工具里反标上net的RC，搭配LIB DB里cell的RC, 完整的反映整个netlist的timing信息。

2024-07-26 17:15:17 2100

原创后仿中的SDF简介及应用

在实际的数字电路设计中，掌握SDF文件的产生和内容含义、SDF反标的方法和原理对于确保设计质量和时序正确性非常重要。

2024-07-26 14:57:37 4479

原创 primetime如何做voltage scaling

存在这样的情况，标准单元库只有ssgnp0p72vm40c和ssgnp0p9vm40c的libs,但是我们希望它工作在ssgnp0p76vm40c，这样的话就需要用ssgnp0p72vm40c和ssgnp0p9vm40c的libs来scaling出ssgnp0p76vm40c的lib。

2024-07-25 17:18:41 952

原创 primetime如何合并不同modes的libs到一个lib文件

merge_models command can merge multiple timing models together to be one.

2024-07-25 15:55:02 595

原创 gvim基本使用指令

Vim 是 Linux 上的著名的文本编辑器，它是早年的 Vi 编辑器的加强版。

2024-07-24 17:56:06 1806

原创 linux常用特殊符号

在使用linux命令时，我们还可以结合管道（|）和重定向（>）等高级功能来实现更复杂的操作。

2024-07-23 17:39:22 2003

原创 linux常用指令

Linux是一个强大的操作系统，它提供了许多常用的命令行工具，可以帮助我们用于管理文件、目录、进程、网络和系统配置等。

2024-07-22 17:07:06 303

原创 verilog/dc/fm中的undriven问题

undriven input pins和undriven output ports会比较严重，因为这两种情况不定态X会传递最终导致后面的逻辑出错。

2024-07-17 17:26:42 1107

原创时序分析基本概念介绍——scan

scan 过程就是在scan的shift mode(scan enable=1)下，测试机台将test pattern load到scan chain上(slow clk)，然后在fast clk下进行launch和capture（AC测试）或在ate_clk(slow clk)下进行launch和capture(DC测试)。

2024-07-16 11:42:55 1347

原创 verilog基础语法入门

Verilog是一种基于硬件描述语言的编程语言，用以设计和模拟数字电路。它支持门级、寄存器传输级、行为级等多层次的建模方式，并可用于仿真、综合和验证数字电路。

2024-07-15 17:39:58 2556

原创阻塞赋值与非阻塞赋值

组合逻辑用阻塞赋值，时序逻辑用非阻塞赋值。

2024-07-08 11:02:59 1751

原创时序分析基本概念介绍——SI/crosstalk/delta delay/noise/timing Window

信号完整性（Signal Integrity）指的是在周围高频电磁干扰环境中依然能够保持信号稳定的能力；串扰（Crosstalk）指的是相邻的两条或多条net之间的耦合电容带来的相互影响。随着工艺越来越先进，布线密度越来越高，串扰带来的影响越来越重要。在先进工艺节点下，对于STA的check，通常会引入SI（signal integrity）分析。在芯片的电学特性中，时序、串扰和功耗是三项相互相关的重要分析内容。

2024-07-05 11:28:13 6431

原创 Static Timing Analysis(STA)概述

Static timing analysis is a method of validating the timing performance of a design by checking all possible paths for timing violations. PrimeTime breaks a design down into timing paths, calculates the signal propagation delay along each path.

2024-07-02 15:51:48 757

原创 primetime中cell和net的OCV

在生产中，外界环境的各种变化，比如PVT，都可能会使芯片产生不同的误差。由于这些偏差的存在，不同晶圆之间，同一晶圆的不同芯片之间，同一芯片的不同区域之间，情况都是不相同的。而OCV就可以描述PVT在单个芯片所造成的影响，我们在时序分析时引入derate参数模拟OCV效应，其通过改变时延迟的早晚来影响设计。在设计中引入OCV的目的在于从设计角度考虑芯片在实际生产中可能出现的各种差异(variation)，从而适度增加设计余量(margin)，减少不必要的设计悲观量(pessimism)。

2024-07-01 19:36:11 1192

原创时序分析基本概念介绍——min period 最小时钟周期

在memory 选型的时候，clock min period 是一个重要指标，需要根据电路实际的工作频率， clock 的uncertainty, Crosstalk, 工艺的Variation 来选定。

2024-06-27 17:35:57 2871

原创时序分析基本概念介绍——min pulse width 最小脉冲宽度

min pulse width 是对信号高电平或低电平脉冲最小宽度的衡量，通常都只针对clock path 做min pulse width 检查。min pulse width ，全称为最小脉冲宽度检查。min pulse width用于检查时钟信号的波形是否处在一个合理的状态。时序单元对时钟的高电平和低电平的脉冲宽度有一定的要求，经过min pulse width检查可以获悉时钟信号的最小脉冲宽度是否满足了时序单元的要求。

2024-06-26 11:47:01 4460