Mt2015 muxdff

 

 考虑下面的顺序电路：

假设您要为此线路实现分层 Verilog 代码，使用具有触发器和多路复用器的子模块的三个实例化。为此子模块编写一个名为 top_module 的 Verilog 模块（包含一个触发器和多路复用器）。

即写个子模块就行，2选1数据选择器和寄存器

module top_module (
	input clk,
	input L,
	input r_in,
	input q_in,
	output reg Q);

    
    always@ (posedge clk)
        if(L)
            Q <= r_in;
    	else 
            Q <= q_in;
        
endmodule