66、时钟抖动的影响及测量方法解析

时钟抖动的影响及测量方法解析

1. 时钟抖动何时重要

在锁相环（PLL）电路中，跟踪误差的方差计算公式为：
[
\sigma_{\epsilon}^{2}=\frac{1}{\pi}\int_{B}S(\omega)d\omega
]
其中，函数 (S(\omega)) 表示参考相位抖动的频谱功率密度，(\sigma_{\epsilon}^{2}) 表示跟踪误差的方差。由于功率谱 (S(\omega)) 本身就是功率的度量，因此不需要对其进行平方运算。

需要记住的要点是：PLL 电路中跟踪误差的方差代表了输入参考信号中超出 PLL 跟踪范围的所有功率。

2. 基于 FIFO 架构的时钟抖动

假设有数字状态机 A 和 B，它们各自独立地使用 PLL 电路将其时钟同步到一个共同的参考时钟（如图 1 所示）。共同参考频率为 8 kHz，而每个部分的时钟频率为 622 MHz，大约是参考频率的 77,750 倍。数据从部分 A 通过 FIFO 进入部分 B。

从理论上讲，一旦 FIFO 开始工作，由于输入和输出速率相同，它应该保持恒定的填充水平。但在实际中，两个时钟很难完全相同。共同的定时参考信号每 77,750 个时钟周期才出现一次，这使得两个时钟在参考边沿之间有足够的时间产生偏差。这就好比在高速公路赛车中，你每 77,750 个车身长度才能快速看一眼前面的车，显然会积累大量误差。

两个时钟之间的短期频率变化会导致 FIFO 中存储的字数剧烈波动。一般来说，FIFO 时钟与参考时钟的频率比越大，波动就越大。如果波动过于剧烈，FIFO 可能会溢出或变空。

FIFO