
FPGA
文章平均质量分 92
逻辑羊驼
这个作者很懒,什么都没留下…
展开
专栏收录文章
- 默认排序
- 最新发布
- 最早发布
- 最多阅读
- 最少阅读
-
VHDL必会基础代码二:时序逻辑电路
时序逻辑电路是一种输出不仅与当前的输入有关,而且与其输出状态的原始状态有关的电路。相当于在组合逻辑的输入端加上了一个反馈输入,在其电路中有一个存储电路,可以将输出的状态保持住。原创 2024-08-12 14:49:03 · 1513 阅读 · 0 评论 -
VHDL必会基础代码一:组合逻辑电路
组合电路在任一时刻的输出状态仅由该时刻的信号决定,而与电路原来的状态无关。,组合电路都是单纯由逻辑门组成,且输出不存在反馈路径。(不含存储单元)常见的组合逻辑电路:简单门电路、选择器、译码器、三态门等。原创 2024-08-10 21:29:54 · 1758 阅读 · 0 评论 -
VHDL实现简单串口通信
使用VHDL实现串口通信。两块FPGA通信板均可作为发送方和接收方。按下复位键后,发送方根据拨码开关显示选择发送的数据,按下发送键后发送;接收方立马接收到数据并显示(特别快)原创 2024-07-09 11:33:05 · 1266 阅读 · 0 评论