HDL simulation
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chenchen410
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modelsim-察看错误命令 verror
在modelsim中，利用verror 命令可以chakan原创 2014-07-23 20:00:03 · 3109 阅读 · 0 评论 -
Verilog testbench 与module建議的coding style(SOC) (Verilog)
Introduction以下是建議的coding style转载 2014-08-14 18:52:44 · 873 阅读 · 0 评论 -
lab simulation files' hierarchy(systemverilog)
\source\tb\systemverilog 中是testbench及相关class原创 2014-08-20 00:02:15 · 913 阅读 · 0 评论 -
在linux中HDL的unit文件架构
在linux系统中，若使用modelsim作为仿真工具，文件的系统架构规范xi原创 2014-08-21 16:26:22 · 873 阅读 · 0 评论 -
modelsim simulation .do file, no 'include in .v files
#Creat a work libvlib work#Map the work lib to current libvmap work work#Compile the source filesvlog ../src/SEQ_REC_MOORE.vvlog ../src/SEQ_REC_MOORE_tb.v原创 2014-08-12 22:29:49 · 1140 阅读 · 0 评论