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原创 IEEE font, matlab eps图片 font Helvetica, not embedded
matlab中图片默认格式是font Helvetica, 但不能被IEEE embedded,所以需要将matlab eps格式图片font进行修改,有两种修改方式:1.直接在pdf软件中修改生成的eps font name. File--print--选择Adobe PDF--Properties--Adobe PDF Settings--Default Setting 点击 E
2016-02-27 02:25:50
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原创 Synopsys PrimeTime 功耗分析
PrimeTime跑功耗分析,需要三个文件:Synopsys DC中编译产生的netlist与约束文件.sdc,再加上modelsim中仿真生成的vcd文件。vcd文件可以用两种方法生成:1. 直接在仿真 do file中加入命令vcd file questa_sim.vcdvcd add *生成questa_sim.vcd与do file在一个文件夹中。或者2.
2015-11-24 22:39:26
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原创 组合逻辑形成毛刺
在组合逻辑中,若组合逻辑赋值形成了loop,则可能产生毛刺,如下:always @(*)begin rin_A = reg_A; rin_B = reg_B; if(A)begin rin_A = (rin_A+C)|B; rin_B = rin_A+D+E; endendrin_A = (rin_A+C)|B; 是可
2015-11-14 00:06:51
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原创 synopsys
lab 的synopsys synthesize files想生成特定的report,在syn.tcl中添加特定的命令:#show the 10 longest pathreport_timing -max_paths 10 > $report_dir/timing_10.rpt #show all the paths that violate the constraint
2015-06-29 20:17:58
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原创 latex, adobe reader裁剪,调整间距
在latex中,用.eps格式的图片会很清晰,其它格式的比较模糊。产生.eps格式图片方法:在PPT或者visio中画图(PPT中画的图导入word会变色,导入visio中当ungroup后斜体字会串行。所以最好直接在visio中画图),然后另存为 .pdf格式。在adobe reader 中能直接存为.eps格式图片。因为生成的.pdf是A4等固定纸张大小,要对图片进行裁剪到图片的真实大小。
2015-06-24 22:04:40
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转载 matlab如何控制坐标轴显示内容,而不改变曲线形状
如题所述。假设这样一个情景,有时候好不容易跑完了一组代码,准备组织材料写报告,但是忽然发现有一个坐标轴数值标记出错,如何最快最好的通过修改结果呢?一般想来,有这么几种方法1.直接控制坐标轴axis([x1, x2, y1, y2])2.直接控制某一坐标轴xlim([a, b])但是这两种方法会导致曲线变形。首先通过手动调节property,是可以
2015-06-17 22:09:59
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原创 寄存器时序,setup time, hold time, contamination time
Setup Time:即建立时间,在时钟上升沿之前数据必须稳定的最短时间。Hold Time: 即保持时间,在时钟上升沿之后数据必须稳定的最短时间。contamination delay: (denoted as tcd) is the minimum amount of time from when an input changes until any output star
2015-05-21 02:54:14
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原创 PPT
1. 多给High level diagram,做high level 介绍,实现细节放到一页slide上,简单带过,如果有人问就细讲;2. 重要内容一步步讲,不要跳跃;3. 多画图,少写文字
2015-04-17 22:49:27
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原创 MUX 数据选择器
MUX,数据选择器,是一种可以从多个输入信号中选择一个信号进行输出的器件。在HDL语言中,可以用case,if-else 或条件表达式条件?表达式1:表达式2等描述,并且一般的工具都能对其进行优化,这几种表达式综合结果基本相同。它的电路图(circuit diagram) 如下: Select bits 与input data个数关系:Select bits = log2#in
2015-03-20 22:09:01
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原创 tips for runing icpro simulation
The simulation tools have been loaded, needn't to add module anymore. The steps to run simulation:1. go to the simulation folder2. command: icncsim runGUI
2015-03-10 20:10:38
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转载 verilog 与 vhdl相互调用
今天在编译一个Verilog文件,其中嵌入了VHDL的模块,其VHDL模块如下:entity vhdl_module is generic ( PARA1 : boolean := false; -- boolean型 PARA2 : boolean := false; -- integral型 );
2015-02-26 18:10:16
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原创 matlab
x=[9,16,25,36,49,64,81,100];y=[474,420,390,389,318,276,218,167];plot(x,y,'-hold on;x=[9,16,25,36,49,64,81,100];y=[420,422,396,390,318,276,218,167];plot(x,y,'-*b');x=[9,16,25,36,49,64,81,100]
2015-02-04 16:59:16
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转载 C++模板(template)使用介绍
1. 模板的概念。我们已经学过重载(Overloading),对重载函数而言,C++的检查机制能通过函数参数的不同及所属类的不同。正确的调用重载函数。例如,为求两个数的最大值,我们定义MAX()函数需要对不同的数据类型分别定义不同重载(Overload)版本。//函数1.int max(int x,int y);{return(x>y)?x:y ;}//函数2.float max( float x
2014-09-23 18:44:28
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原创 NoCSim tips(lab)
the NoCSim result is stored in the folder:Sadia\nocsim3\build\architectures\arch_000000\traffic_000000\cpp_results, as the picture
2014-09-15 18:53:29
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原创 tips about lab stuff, pdf, TeXnicCenter(Latex)
"save as" option in lab's pdf software:
2014-09-12 21:40:23
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原创 Linux中单引号(''),双引号("")与反单引号(``)的用法与区别
一、单引号和双引号首先, 单引号和双引号,都是为了解决中间有空格的问题。因为空格在linux中时作为一个很典型的分隔符,比如 string1=this is a string,这样执行就会报错。为了避免这个问题,因此就产生了单引号和双引号。他们的区别在于,单引号将剥夺其中的所有字符的特殊含义,而双引号中的'$'(参数替换)和'`'(命令替换)是例外。所以,两者基本上没有什么区别,除
2014-09-10 21:59:43
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原创 LInux中添加环境变量与shell解析(export PATH)(Linux)
在Linux里设置环境变量的方法(export PATH)一般来说,配置交叉编译工具链的时候需要指定编译工具的路径,此时就需要设置环境变量。例如我的mips-linux-gcc编译器在“/opt/au1200_rm/build_tools/bin”目录下,build_tools就是我的编译工具,则有如下三种方法来设置环境变量:1、直接用export命令:#export PATH=$
2014-09-10 17:07:39
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原创 Functions, used in script(Linux)
Function 可以有两种写法:function_name () {}orfunction function_name {}
2014-09-09 20:28:57
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原创 Linux 常用命令,show/kill process
Linux 十大常用命令No 命令 功 能 实 例1 mkdir 创建目录 mkdir do mkdir do/align mkdir –p blast/hba/209 2 rmdir 删除目录 rmdir tmp 3 cd 改变目录 Cd cd do cd .. cd ../do/tree/7hba 4 ls 显示文件信息 ls ls -l ls
2014-09-09 15:53:41
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原创 Piping and Redirection,output,Reading from STDIN in script(Linux)
Every program we run on the command line automatically has three data streams connected to it.STDIN (0) - Standard input (data fed into the program)STDOUT (1) - Standard output (data printed by th
2014-09-08 20:06:59
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翻译 Synchronization and Edge-detection-检测非时钟信号边沿
Synchronization and Edge-detectionThe ProblemQuite often your code needs to react to a change on some control signal. That can be an external input, something saying that another part of the circu
2014-08-29 15:34:08
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转载 如何將RTL產生netlist後讓其他人作synthesis? (SOC) (ISE)http://www.cnblogs.com/oomusou/archive/2011/02/12/ise_ngc
(原創) 如何將RTL產生netlist後讓其他人作synthesis? (SOC) (ISE)Abstract有時我們與其他人一起合作,又想保護自己的RTL code,但又希望別人可以作synthesis、simulation與implementation,此時我們希望只給對方synthesis後的netfile file,而不要給對方RTL code,我們該怎麼做呢?Intro
2014-08-26 16:09:54
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转载 VS2010 如何添加H文件目录和LIB目录http://blog.youkuaiyun.com/blaider/article/details/6630232
VS2010 如何添加H文件目录和LIB目录分类: Visual Studio开发工具 2011-07-24 21:31 17958人阅读 评论(13)收藏 举报 2010dll 第一次使用VS2010,也是初学者开始编写VC++,程序首先学习编写DLL文件,编译完自己的DLL文件后,要在其它项目中使用,开始遇到很多错,但是在网上搜索了好久后,终于解决了问题。
2014-08-26 15:38:29
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原创 The difference between register(寄存器), latch(锁存器) and flip-flop(触发器)
register:寄存器,a hardware register stores bits of information in such a way that systems can write to or read out all the bits simultaneously.
2014-08-23 00:25:02
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转载 如何計算浮點數? (SOC) (Verilog) http://www.cnblogs.com/oomusou/archive/2008/10/11/verilog_floating.html
Abstract演算法常常會遇到浮點數運算,如何計算浮點數是Verilog初學者常問的問題。Introduction使用環境:Quartus II 8.0在DE2的DE2_TV與DE2-70的DE2_70_TV範例中,有個YCbCr2RGB.v,負責將YCbCr轉成RGB,其公式如下:
2014-08-22 22:29:36
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转载 有限狀態機FSM coding style整理 (SOC) (Verilog) http://www.cnblogs.com/oomusou/archive/2011/06/05/fsm_coding
AbstractFSM在數位電路中非常重要,藉由FSM,可以讓數位電路也能循序地執行起演算法。本文將詳細討論各種FSM coding style的優缺點,並歸納出推薦的coding style。Introduction使用環境:Debussy 5.4 v9 + ModelSim SE 6.3e + Quartus II 8.1本文將討論以下主題:1.Moore FSM的架構
2014-08-22 17:03:43
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转载 如何转载博客
lslyhj的专栏目录视图摘要视图订阅7月推荐文章 【限时活动】建专辑得大奖 社区问答第九期:老罗的Android之旅 当青春遇上互联网,能否点燃你的创业梦 推荐有礼--找出您心中的技术大牛csdn如何转载别人的文章 - jiangping_zhu的专栏 - 博客频道
2014-08-22 16:57:14
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原创 module的嵌套调用与执行顺序分析(systemverilog)
在systemverilog中,module可以被嵌套调用。最顶层的module名应与
2014-08-21 23:54:11
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原创 Program Block-systemverilog
systemverilog中的Program Block与module有些类似,但module是基于硬件思想,
2014-08-21 15:43:17
1929
原创 class-new()函数, static or automatic(systemverilog)
在systemverilog中支持class,class与module此class与c++中的class类似。
2014-08-20 23:58:28
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原创 Procedural Statements-各种功能模块简单说明(systemverilog)
Procedural statements are introduced by the followinginitial // enable this statement at the beginning of simulation and execute it only oncefinal // do this statement once at the end of simulat
2014-08-20 23:12:10
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