modelsim simulation .do file, no 'include in .v files

在Linux环境下使用Modelsim进行仿真时,通过编写.simulate_me.sh shell脚本来设置环境变量并调用.vdo文件。.do文件中包含了创建工作库、编译VHDL和SystemVerilog源文件、启动仿真及添加波形等步骤。当遇到`include "defines.vh"`错误时,可以直接删除该指令,因为只要文件被vlog编译加入,Modelsim在需要时会自动找到相关文件。

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在linux写.do文件,先写simulate_me.sh 的shell文件,能在命令行能直接执行;在shell文件中可定义一些全局环境变量,然后在文件结尾添加命令: vsim -64 -do *.do,在modelsim 64位机环境中执行 *.do文件。

*.do文件写法:
#Creat a work lib
vlib libs/work

#Map the work lib to current lib
vmap work libs/work

#Compile the source files(vlog file_path,vcom <vhdl file>      (compiles your VHDL file)      Example: vcom and2.vhd)
vlog ../src/SEQ_REC_MOORE.v
vlog ../src/SEQ_REC_MOORE_tb.v
#compiles your VHDL file
vcom../src/SEQ_REC_MOO.vhd
#compile systemverilog
vlog -sv ../src/systemverilog.sv

#start simulator
vsim -novopt work.SEQ_REC_MOORE_tb

#add wave
add wave -hex /*
#add all signal of module I_MOORE 
add wave -hex /I_MOORE/*


#run 
run -all


在modelsim中,`include "defines.vh" 会出错,它只会在特定目录下寻找`include "file",其实直接delete `include "file"就行,只要"file" 被vlog 加入到当前系统中,需要调用时自动会被找到。
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