lab simulation files' hierarchy(systemverilog)

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本文介绍了使用SystemVerilog构建的测试平台架构，包括testbench、module及class定义。通过实例化top module，并调用tb_program模块作为testbench，进而调用ddr2ramif_environment_class中的testcase(tasksim_transm())，展示了各组件间的调用关系。

\source\tb\systemverilog 中是testbench、module及相关class的定义，tb_program是module，在unit_name.sv中实例化为testbench； \simulation\questa\tc_ddr2ramif中放的是testcase.sv，testcase.sv 是定义为ddr2ramif_environment_class的task，在testbench中被调用。调用关系如下：

unit_name.sv-->tb_program.sv(module,instantiate as testbench)-->ddr2ramif_environment_class-->tesecase(task sim_transm())

unit_name.sv中instantiate top module,并调用module tb_program, 将其instantiate as testbench, tb_program中调用class ddr2ramif_environment_class,并调用tesecase(task sim_transm())。tesecase中的this即为class ddr2ramif_environment_class. ddr2ramif_access_class中定义并实现了各种对ddr进行操作的task。