Verilog testbench 与module建議的coding style(SOC) (Verilog)

Verilog testbench建議的coding style (SOC) (Verilog)

module 模組名稱;

將input宣告為reg

將output宣告為wire


引用欲測試的module別名

//clk
initial begin
clk= 0;
forever clk=#5 ~clk ;
end

initial begin

//設定reg初始值

end


always處理變化值


endmodule

initial 语句：

雖然說RTL不會用到initial，但寫testbench時一定會用到initial。


Introduction
1.在#0時啟動initial。
2.只能被執行一次。
3.所有的initial block皆同時執行。
4.須使用reg。

Abstract
module內有很多東西，什麼該寫在前面?什麼該寫在後面呢?

Introduction
以下是建議的coding style