Bwen_F的博客

clk到达每个寄存器的时间不一致。内部时钟树内部示意图如下所示：在实际FPGA芯片内部，时钟到达每个寄存器的时钟偏差很小，但仍然存在；比如clk到达REG1花费时间0.2ns，到达REG6花费时间0.4ns。

软件默认按最高频率来约束，即1000MHz，但实际最高250.13MHz，认为没有满足需求，所以报错。这是软件报告汇中的时钟信号的约束频率，如果用户没有对时钟信号加约束，软件就会对分析出的时钟信号加入约束，这个约束会按照最大的可能来约束，也就是最大设置时钟频率为1000MHz。时序分析不是在对代码进行分析，而是在对真实的门极传输路径进行分析。软件计算最高时钟频率的时候，是根据最坏路径的建立时间余量来计算的。分析设计的时序路径，分析的是寄存器到寄存器，一般不跨寄存器分析。能最高运行在多少频率的时钟？

告知EDA软件，该设计需要达到怎样的时序指标，然后EDA软件会根据时序约束的各个参数，尽力优化布局布线，以达到约束的指标。协助EDA软件进行分析设计的时序路径，以产生相应的时序报告。

Field Programmable Gate Array：现场可编程逻辑门阵列。