[FPGA]-FPGA内数据传输模型

最新推荐文章于 2024-10-22 12:40:25 发布

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分类专栏： FPGA 文章标签： fpga开发

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FPGA内数据传输模型

什么是时序分析？

时序分析的目的就是通过FPGA设计中各个寄存器之间的数据和时钟传输路径，来分析数据延迟和时钟延迟之间的关系。一个设计合格的系统，必然能够保证整个系统中所有的寄存器都能够正确的寄存数据。

数据和时钟传输路径是由EDA软件，通过针对特定器件布局布线得到的。

什么是时序约束？

告知EDA软件，该设计需要达到怎样的时序指标，然后EDA软件会根据时序约束的各个参数，尽力优化布局布线，以达到约束的指标。
协助EDA软件进行分析设计的时序路径，以产生相应的时序报告。

时序分析的基本模型是什么？

以下代码为例：

module reg_test (
    clk,
	a,
    b,
    c
);
    input clk;
    input  a;
    input  b;
    output c;

    reg a_reg;
    reg b_reg;
    reg c_reg;
    
    wire c_wire;
    
    always@(posedge clk) begin
       a_reg <= a;
       b_reg <= b;
    end
    
    assign c_wire = a_reg & b_reg;
    
    always@(posedge clk)
        c <= c_wire;