取样数据电路技术是现代模拟与混合信号集成电路中的核心技术之一，广泛应用于数据转换器（ADC/DAC）、滤波器、通信系统等。它通过周期性采样将连续时间信号转化为离散时间信号进行处理。
１. 取样数据电路的特点
取样数据电路结合了模拟电路和数字时序的特性，具有以下主要特点：
| 特点 | 说明 |
|---|---|
| 离散时间操作 | 仅在特定时刻对信号进行采样，在采样间隔内不处理信号，节省功耗。 |
| 抗噪声能力强 | 利用采样保持结构抑制带外噪声，尤其适合与开关电容电路结合使用。 |
| 可实现精确的RC时间常数替代 | 用电容比和时钟周期代替电阻值，避免片上大阻值电阻带来的面积与工艺偏差问题。 |
| 高精度与高一致性 | 电容比可以做得非常精确（可达0.1%以内），适合构建高精度滤波器和放大器。 |
| 依赖时钟信号 | 必须提供稳定时钟驱动开关，存在混叠风险，需前级抗混叠滤波器。 |
| 低功耗、易集成 | 无静态电流路径（理想情况下），适合大规模集成，常见于CMOS工艺中。 |
⚠️ 缺点：引入采样噪声、时钟抖动敏感、可能产生混叠和折叠噪声。
２. 开关电容基本单元电路
开关电容（Switched-Capacitor, SC）电路利用MOS开关和电容在两个或多个相位下交替连接，实现等效电阻、积分器、增益等功能。
（1）SC 等效电阻原理
两个非重叠时钟 $ \phi_1 、、、 \phi_2 $ 控制开关，在 $ \phi_1 $ 期间电容 $ C_1 $ 充电至输入电压 $ V_{in} $；在 $ \phi_2 $ 期间将电荷转移到输出节点。
- 平均电流：
I=fclk⋅C1(Vin−Vout) I = f_{clk} \cdot C_1 (V_{in} - V_{out}) I=fclk⋅C1(Vin−Vout) - 等效电阻：
Req=Vin−VoutI=1fclkC1 R_{eq} = \frac{V_{in} - V_{out}}{I} = \frac{1}{f_{clk} C_1} Req=IVin−Vout=fclkC11
✅ 优点：用 $ f_{clk} $ 和 $ C_1 $ 实现“可调电阻”，避免使用物理电阻。
（2）基本单元电路类型
| 电路 | 功能描述 |
|---|---|
| SC 积分器 | 最常见结构，用于滤波器和ADC中。由运放 + 反馈电容 + 输入SC支路构成。传递函数为低通或带通。 |
| SC 放大器 | 利用电荷再分配实现固定增益，如 $ V_{out} = -(C_1/C_2)V_{in} $。 |
| SC 加法器/减法器 | 多个输入电容共享一个运放输入端，实现加权求和。 |
| SC 延迟单元 | 构成单位延迟 $ z^{-1} $，用于数字滤波结构映射。 |
３. 开关电容滤波器（SCF）
开关电容滤波器是一种基于取样数据技术的有源滤波器，其频率响应由电容比和时钟频率决定，而非绝对元件值。
（1）工作原理
- 将传统的有源RC滤波器中的电阻替换为SC等效电阻。
- 滤波器截止频率：
fc=12πReqCf=fclk2πC1⋅Cf⇒fc∝fclk f_c = \frac{1}{2\pi R_{eq} C_f} = \frac{f_{clk}}{2\pi C_1} \cdot C_f \Rightarrow f_c \propto f_{clk} fc=2πReqCf1=2πC1fclk⋅Cf⇒fc∝fclk
→ 截止频率正比于时钟频率，可通过调节 $ f_{clk} $ 实现可调滤波器。
（2）典型结构
- 一阶低通SC滤波器：由SC输入支路和反馈电容组成反相积分器。
- 二阶双积分环（Biquad）结构：实现通用二阶节，支持低通、高通、带通配置。
- ** ladder 模拟型 SCF **(Ladder Filter)：模仿无源LC滤波器结构，性能优良。
（3）优点
- 高精度：频率响应取决于电容比，不受工艺波动影响。
- 易于集成：无需大电阻和电感。
- 可编程性：通过改变 $ f_{clk} $ 调整滤波特性。
- 适用于CMOS工艺，适合单片集成。
（4）缺点
- 存在混叠效应：必须满足奈奎斯特采样定理。
- 时钟抖动敏感：影响信噪比。
- 有限带宽：受限于运放增益带宽积。
- 需要两相非重叠时钟生成电路。
（5）应用实例
- 音频ADC前端抗混叠滤波器
- 调制解调器中的通道选择滤波器
- Delta-Sigma ADC 中的环路滤波器
设计一个非重叠两相时钟生成电路（Non-overlapping Two-phase Clock Generator）是开关电容电路、取样数据系统和ADC/DAC中的关键模块。其目标是生成两个不重叠的时钟信号 $ \phi_1 $ 和 $ \phi_2 $，确保在任何时刻不会同时导通开关，避免电荷泄漏或直流通路。
一、非重叠时钟的基本要求
- $ \phi_1 $ 和 $ \phi_2 $ 均为周期性方波，频率等于系统主时钟 $ f_{clk} $
- 两者在时间上不重叠：即不存在同时为高的时段
- 每个时钟有一定宽度（占空比可调），中间插入“死区时间”（Dead Time）
- 常用于控制开关电容电路中采样与传输阶段的分离
主时钟 CLK: ┌─┐ ┌─┐ ┌─┐
└─┘ └─┘ └─┘
φ1 (phase1): ┌────┐ ┌────┐
│ │ │ │
└────┘ └────┘
↑ 死区时间 ↑
φ2 (phase2): ┌────┐ ┌────┐
│ │ │ │
└────┘ └────┘
二、基本设计方法（基于延迟链）
最常用的方法是使用传播延迟来产生非重叠。
✅ 方法一：带反相器延迟的D触发器结构（简单可靠）
// 数字方式描述（可用于FPGA或标准单元实现）
module non_overlap_clock (
input clk, // 主时钟
output reg phi1,
output reg phi2
);
reg dly;
always @(posedge clk) begin
dly <= ~dly; // 分频/缓冲
end
always @(posedge dly) begin
phi1 <= 1;
phi2 <= 0;
end
always @(negedge dly) begin // 或用额外延迟单元
phi1 <= 0;
phi2 <= 1;
end
endmodule
⚠️ 实际模拟IC中多采用门电路延迟而非边沿触发器。
✅ 方法二：基于反相器链和与门（全定制CMOS设计）
电路结构如下：
┌─────────┐ ┌──────┐
CLK ────┤ INVERTER├──┬──┤DELAY ├─┐
└─────────┘ │ └──────┘ │
│ ▼
│ ┌──────┐
├───────┤ AND ├─→ φ1 (当CLK上升且延迟未到时有效)
│ └──────┘
│ ▲
│ ┌──────┐
└───────┤ NAND ├─→ φ2_bar → 再反相得 φ2
└──────┘
但更常见的是使用 “交错延迟+逻辑门” 结构：
三、经典CMOS非重叠时钟发生器（使用传输门或反相器）
电路原理图简述：
- 输入主时钟 $ CLK $
- 经过两级反相器形成延迟信号 $ CLK_d $
- 利用原始信号与延迟信号通过AND/NAND组合生成非重叠脉冲
设计示例（上升沿驱动）：
- $ \phi_1 = CLK \cdot \overline{(CLK \text{ 经过延迟})} $
- $ \phi_2 = \overline{CLK} \cdot \overline{(\overline{CLK} \text{ 经过延迟})} $
具体实现：
┌────────────┐
CLK ─────┤ INV1 ├───────┐
│ │ │
└────────────┘ ┌─┴─┐
│AND├──→ φ1
┌────────────┐ └─┬─┘
│ 多级RC延迟│ │
│ 或缓冲链 ├───────┘
└────────────┘
（同理对 CLK_bar 做相同处理得到 φ2）
延迟由若干反相器串联构成（如3~5级），提供几纳秒的延迟以形成死区。
四、实际考虑因素
| 考虑项 | 说明 |
|---|---|
| 延迟稳定性 | 温度、电源、工艺变化会影响延迟 → 可加入恒流源控制延迟缓冲器 |
| 死区时间控制 | 典型值为 1–5% 的时钟周期，太大会降低带宽，太小则无法防止重叠 |
| 匹配性 | φ1 和 φ2 的脉宽应尽量一致，否则影响SC电路线性度 |
| 功耗优化 | 避免频繁充放电，可用传输门替代部分开关 |
| 抗噪声能力 | 在敏感模拟环境中，需屏蔽数字噪声耦合 |
五、改进结构（差分非重叠时钟）
对于高性能SC滤波器，常采用四相非重叠时钟（$ \phi_{1A}, \phi_{1B}, \phi_{2A}, \phi_{2B} $）或差分结构来进一步提升精度和抑制电荷注入。
也可使用环形振荡器式延迟线或锁相环辅助调节，实现精确可控的非重叠。
六、总结
| 步骤 | 内容 |
|---|---|
| 1. 输入主时钟 | 接入系统时钟信号 |
| 2. 添加延迟路径 | 使用反相器链或RC网络引入可控延迟 |
| 3. 逻辑组合 | 使用 AND / NAND 门提取非重叠脉冲 |
| 4. 缓冲输出 | 加驱动级提高带载能力 |
| 5. 验证时序 | 仿真确认无重叠、死区合适 |
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