systemverilog 中的 `define ---带参数的宏函数--macro function

bleauchat

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分类专栏： systemverilog 文章标签： linux

于 2022-09-08 23:42:22 首次发布

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本文介绍了SystemVerilog中如何使用`define创建带参数的宏函数，强调了在宏函数中引用参数需要使用``进行转义，并通过实例展示了宏函数不接受变量作为参数的限制以及如何实现变量的整体替换。同时，提到了`"和`用于在宏函数中保留特殊字符的原始含义。

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1. 用 macro 定义简单的 function，使代码简洁

module top ;
 
  `define A_SRAM_RW(dst_cc_num,src_cc_num)\
     if(strm_sel[``dst_cc_num``] == 1'b1)begin\
       force top.my_dut.strm_in``dst_cc_num``_en = top.my_dut.strm_in``src_cc_num``_en;\
     end
 // 用\ 来续行
  initial begin
    `A_SRAM_RW(1,0)
    `A_SRAM_RW(2,0)//引用宏不需要再末尾加分号
  end
 
endmodule

上面的例子中A_SRAM_RW 为定义的宏函数， dst_cc_num 和 src_cc_num 均为宏的形参，在宏函数中引用形参，需要在参数前后加 `` ；

需要注意的是，宏函数不接受传进来的变量，如下是错误的：--这里有待商榷

generate 
  for(genvar jj=1;jj<`CC_NUM；jj++)begin
    `A_SRAM_RW(jj,0)
  end
endgenerate

//上述的写法只是把 jj 传进了 define 中，并不会把 jj 所代表的值传进去

来看下面例子：

需要注意的是，由于在第24行展开时，$display 必须带 ; ，所以在宏定义时也需要带上分号，结果如下：

来一个传变量的例子：

结果为：

可以看到，似乎宏函数可以接收变量作为参数；但是双引号内部的 a 只进行了一次替换，而外部的 a 进行了两次替换；

关于对宏参数的替换，再来看下面例子：

结果如下：

似乎宏参数的替换并不需要在参数的前后加上 ``

`" 和 `\ 是对"和\进行转义，让后者在宏函数中保持原本的意思

`define msg(x,y) `"x: `\`"y`\`"`"

$display(`msg(left side,right side));
等价于：
$display("left side: \"right side\"");

运行结果：

`` 为分割词，标记而不引入空白，允许从参数构造标识符，在宏函数的变量前后加上这个符号，就可以实现变量的整体替换

`define foo(f) f``_suffix

`foo(bar)
等价于
bar_suffix

运行结果：

2. 带参数的宏，宏的输入参数为字符串

`define STR_MACRO(str) \
    $display("字符串参数：%s", str); \
    localparam STR_LEN = $strlen(str); \
    $display("字符串长度：%0d", STR_LEN)

// 测试用例
module tb;
    initial begin
        // 调用宏，传入字符串参数
        `STR_MACRO("Hello, SystemVerilog!")
        `STR_MACRO("SV Macro Test")//输入参数要不要带"" 待定
    end
endmodule