bleauchat的博客

SVN是subversion的缩写，是一个开放源代码的版本控制系统，通过采用分支管理系统的高效管理，简而言之就是用于多个人共同开发同一个项目，实现共享资源，实现最终集中式的管理；SVN是最流行的一个开放源代码的版本控制系统。作为一个开源的版本控制系统，Subversion管理着随时间改变的数据。这些数据放置在一个中央资料档案库（Repository）中。这个档案库很像一个普通的文件服务器，不过它会记住每一次文件的变动。这样就可以把档案恢复到旧的版本，或是浏览文件的变动历史。Subversion是一个通用

后仿真，是对经过综合/布局布线后的门级网表进行仿真，与前仿真对rtl代码进行仿真，找出功能上的缺陷相比，后仿真主要检查时序上的问题；相比较理想状况下的rtl仿真（功能仿真、前仿真），后仿消耗时间更多，在可读性差的cell里穿梭行走，debug的难度大大增强了，而一般我们在做后仿的时候，往往也意味着离tapeout的时间很急迫了后仿的步骤：1、用时序计算工具生成时序信息存储在SDF文件中2、添加 notiming_check 列表文件到仿真工具选项中3、将SDF文件反标到设计中：在tb_top

AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA3.0中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。AMBA4.0将其修改升级为AXI4.0。AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream。AXI4.0-lite是AXI的简化版本，ACE4....

1. 中断和异常的概念区别 Intel的官方文档里将中断和异常理解为两种中断当前程序执行的不同机制。这是中断和异常的共同点。 不同点在于： 中断(interrupt)是异步的事件，典型的比如由I/O设备触发；异常(exception)是同步的事件，典型的比如处理器执行某条指令时发现出错了等等。 中断又可以分为可屏蔽中断和非可屏蔽中断，异常又分为故障、陷阱和异常中止3...

AMBAAHB用于高性能、高时钟频率的系统模块；AMBAAPB则用于低功耗外设一般的系统会选择AHB/ASB+APB的总线架构，下图是一个典型的AMBA系统：用下图所示状态图可以表示APB总线传输过程中的状态转换关系：状态说明：IDLE ：空闲状态，总线大部分时间处于此状态；SETUP ：对应外设的psel信号被断言，表明对应外设即将有传输要求，总线进入SE...

利用工具将RTL代码转换为门级网表的过程叫做逻辑综合（Logic Synthesis），常见的逻辑综合工具是synopsys的design compile（DC）；综合一个设计的过程从读取RTL代码开始，通过施加时序约束关系，映射 产生一个门级网表文件；它可以分为三步：1．翻译：读入电路的RTL级描述，并将语言描述翻译成相应的功能块以及功能块之间的拓扑结构。这一过程的结果是在综合器内部生...

CMOS电路主要有动态功耗和静态功耗组成，动态功耗又分为开关功耗、短路功耗（内部功耗）两部分；1.动态功耗动态功耗包括：开关功耗或称为反转功耗、短路功耗或者称为内部功耗；开关功耗：电路在开关过程中对输出节点的负载电容充放电所消耗的功耗。比如对于下面的CMOS非门中：当Vin=0时，PMOS管导通，NMOS管截止；VDD对负载电容进行充电；当Vin=1时，PMOS管截止，N...

1.对于同步fifo，每100个cycle可以写入80个数据，每10个cycle可以读出8个数据，fifo的深度至少为？写时钟频率 w_clk,读时钟频率 r_clk,写时钟周期里，每B个时钟周期会有A个数据写入FIFO读时钟周期里，每Y个时钟周期会有X个数据读出FIFO则，FIFO的最小深度是？计算公式如下：fifo_depth = burst_length - burst_...

前面的帖子提到过，CMOS电路中的功耗分为两部分：静态功耗和动态功耗；静态功耗是由漏电流引起的功耗；动态功耗分为翻转功耗和短路功耗，翻转功耗也就是0与1翻转所引发的功耗，而短路功耗则是由于PMOS和NMOS都导通时所引起的功耗；低功耗设计方法在设计一个系统时必须清楚性能和功耗的关系，也就是说需要明白你的系统是需要在尽可能低功耗的条件下提高性能，还是在尽可能高性能的条件下降低功耗，这对于...

1：什么是socSOC称为系统级芯片，也称片上芯片，是一个专有目标的集成电路的产品，其中包括完整系统并有嵌入软件的全部内容。目前SOC更多的集成处理器(包括CPU，GPU，DSP)，存储器，基带，各种接口控制模块，各种互联总线等，其典型代表为手机芯片。2：什么是CPUCPU( 中央处理器/central processing unit )是一块超大规模的集成电路，是一台计算机的运算...

一条经典的5段流水线介绍一条经典的5段RISC流水线每一个周期作为一个流水段； 在各段之间加上锁存器（流水寄存器）一条指令的执行过程分为以下5个周期：取指令周期（IF）以程序计数器PC中的内容作为地址，从存储器中取出指令并放入指令寄存器IR；同时PC值加4（假设每条指令占4个字节），指向顺序的下一条指令；指令译码/读寄存器周期（ID）对指令进行译码，并用IR中的寄存...

Linux常见命令一览文件及目录操作cdpwdls tree mkdirtouch cp rm mv ln cat more head tail查找echo env which find grep压缩和解压缩tar查看系统状态date top free kill ps who w df du stat ch...

12.存在竞争冒险，很可能会产生毛刺

在展开设计之前，设计人员和验证人员都会阅读功能描述文档，以理解设计的各项功能为前提，来考虑如何验证它。如果功能描述本身不清晰，则需要同系统人员沟通来修改功能描述文档；如果设计和验证双方人员对于某一项功能理解有不同的地方，也需要最后同系统人员的解释保持统一；一旦完成了验证计划书，还需要对其进行修改吗？答案是需要。因为在实际项目执行过程中，功能描述文档和设计会不断更新，直到芯片到流片前都有可能在一...

（1）序列发生器，产生周期性的"0010110111"序列module xlgen (clk,rst,Q);input clk ;input rst ;output Q ;reg Q ;reg [9:0] Q_r ;always @( posedge clk or posedge rst) begin if (rst...

module Syn_DFF(clk, rst_n,Din,Dout);input clk,rst_n,Din;output Dout;reg Dout;always@(posedge clk) begin if(!rst_n) Dout <= 1'b0; else Dout <= Din...

1 验证的本质：尽可能的找出设计的bug；2 测试向量文件测试文件（testbench）以模拟的方式来验证逻辑时序的正确性，以源的方式来激励用户编写的逻辑功能模块；3 验证的3要素(1)灌激励：输入信号(2)集响应：输出信号(3)作比较：比较4 验证平台的发展Verilog -> C/C++ -> System C -> ...

1.1 UVM是什么？UVM 是 Universal Verification Methodology 的缩写，即通用验证方法学。它起源于 OVM（Open Verification Methdology），是由 Cadence， Mentor 和 Synopsys 联合推出的新一代的验证方法学。1.1.1UVM主要用在什么地方UVM 主要用于验证数字逻辑电路的正确性。何谓验证？在数字...

2.1 验证平台的组成2.1.1. 何谓验证平台何谓验证平台？验证最基本的目的在于测试 DUT 的正确性，其最常使用的方法就是给 DUT 施加不同的输入(激励)，所以一个验证平台最重要的的功能在于产生各种各样不同的激励，并且观测 DUT 的输出结果，把此结果与期望值比较一下，判断DUT 的正确性。注意，这里出现了一个词：期望值。什么是期望值？比如我们的DUT 是一个加法器，那么当我们输...

1、如何将XOR门转换为buffer和inverter（仅使用一个XOR门）？2、使用2x1 MUX实现2输入AND门3、什么是多路复用器（mux）？多路复用器是一种组合电路，它从许多输入信号中选择一个作为输出；4、什么是环形振荡器？环形计数器是一种由循环移位寄存器组成的计数器。最后一个移位寄存器的输出被馈送到第一个寄存器的输入。例如，在4寄存器计数器中，初始寄存...

本文主要介绍的是arm架构和x86架构的区别，首先介绍了ARM架构图，其次介绍了x86架构图，最后从性能、扩展能力、操作系统的兼容性、软件开发的方便性及可使用工具的多样性及功耗这五个方面详细的对比了arm架构和x86架构的区别，具体的跟随小编一起来了解一下.什么叫arm架构ARM架构过去称作进阶精简指令集机器（AdvancedRISCMachine，更早称作：AcornRISCMachin...

一、AMBA概述 AMBA (Advanced Microcontroller Bus Architecture) 高级微处理器总线架构定义了高性能嵌入式微控制器的通信标准，可以将RISC处理器（精简指令集处理器）集成在其他IP芯核和外设中，它是有效连接IP核的“数字胶”，并且是ARM复用策略的重要组件；它不是芯片与外设之间的接口，而是ARM内核与芯片上其他元件进行通信的接口。比如X...

IC前端设计指逻辑设计，前端主要负责逻辑实现，通常是使用verilog/VHDL之类语言，进行行为级的描述，当然，也会要使用一些仿真软件；IC后端设计指物理设计，主要负责将前端的设计变成真正的schematic&layout，流片，量产；后端设计需要的则会更加多一些了，包括综合，到P＆R，以及最后的STA，这些工具里candence和synopsys都有一整套系统的。打个比喻来说，前端就...

1.setup time、hold time含义，并说明setup time和hold time会出现负值的原因setup time是指在触发器的时钟信号触发之前，数据需要稳定不变的时间hold time是指在触发器的时钟信号触发之后，数据需要稳定不变的时间在考虑时钟skew的情况下，setup time和holdtime需要满足:T + Tskew >Ts...

在之前的IC设计中，关注的参数主要是性能(timing)和面积(area)。 EDA工具在满足性能要求的情况下，最小化面积。功耗是一个不怎么关心的问题。 CMOS工艺在相对较低的时钟频率下具有相当低的功耗，漏电流可忽略不计。然而，近年来，随着晶体管密度和时钟频率的显著增加，功耗也极大地增加。同时，随着电源电压和晶体管阈值电压降低，漏电流成为一个很大的问题。 结果就是，功耗已达到不可接受的限度，...

DB、施密特触发C、方波列出所有情况A[3:0] = 4’b0000 ~ 4’b1111即可rst_n为异步复位，然后在每个clk上升沿进行触发器状态更新时钟路径：0.8ns数据路径：1+1.2+2.2=4.4ns 时钟周期T=4ns建立检查：数据要求最晚到达时间为 0.8+4-Tsu=4.2ns<4.4 所以建立时间违例保持...

在逻辑综合时，一般有4中path group:Input to reg ：输入端口到寄存器，通过set_input_delay设置输入端口外的延时，来约束组合逻辑延时Tclk – T1 – Tinput_delay – Tsetup > 0我们设置 Tclk和Tinput_delay，从.lib/.db库里面读入Tsetup,工具就会约束优化T1组合逻辑...

bit可以用于合并数组的定义，合并数组的存储都是连续的，所以只能定义bit类型；

4、Asyncfifo design using Verilogmodule asyn_fifo( input wclk , input rst_n , input wr_en , input [7 : 0] data_in , output full , input rclk , input rd_en , output reg ...

芯片设计分为前端设计和后端设计，前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计；1. 规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求；2. 详细设计 Fabless根据客户提出的规格要求...