bleauchat的博客

锁存器 锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态 锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。（简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程...

CPU从逻辑上可以划分成3个模块，分别是控制单元、运算单元和存储单元（寄存器），这三部分由CPU内部总线连接起来。如下所示：控制单元：控制单元是整个CPU的指挥控制中心，由程序计数器PC（Program Counter）, 指令寄存器IR(Instruction Register)、指令译码器ID(Instruction Decoder)和操作控制器OC(Operation Control...

DDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。DDR SDRAM在原有的SDRAM的基础上改进而来。也正因为如此，DDR能够凭借着转产成本优势来打败昔日的对手RDRAM，成为当今的主流。本文只着重讲讲DDR的原理和DDR SDRAM相对于传统SDRAM（又称SDR SDRAM）的不同。SDRAM的接口速度是133M，DDR1接口的速度是...

冯诺依曼结构冯诺依曼结构，也叫普林斯顿结构，指令和数据是不加区别地混合存储在同一个存储器中的，共享数据总线。指令和数据地址指向同一个存储器的不同物理位置，指令和数据的宽度相同。由于指令和数据放在同一个存储器中，因此冯诺依曼结构中不能同时获取指令和数据。又由于存储器的速度远低于CPU的速度，从而使CPU与存储器交换数据成了影响高速计算和系统性能的瓶颈。ARM7，80x86等都是冯诺依曼结构...

已知：输入延时：T(in_delay)=1nsInverter的延时：T(inv_max)=1ns T(inv_min)=0.5nsBuffer的延时：T(buf_max)=2ns T(buf_min)=1nsNAND2的延时：T(nan_max)=1.8ns T(nan_min)=0.9nsNOR2的延时：T(nor_max)=2ns T(nor_min)=1ns...

逻辑门电路简介基本CMOS逻辑门电路CMOS逻辑门电路的不同输出结构及参数

逻辑代数的基本定理和规则逻辑函数的卡诺图化简法

复杂可编程逻辑器件(CPLD)简介现场可编程门阵列(FPGA)

只读存储器

时序逻辑电路的基本概念同步时序逻辑电路的设计若干典型的时序逻辑集成电路

双稳态电路SR锁存器D锁存器触发器的电路结构和工作原理触发器的逻辑功能

组合逻辑电路分析组合逻辑电路的设计组合逻辑电路中的竞争冒险若干典型的组合逻辑电路组合可编程逻辑器件...

半导体存储器芯片按照读写功能可分为只读存储器（Read Only Memory，ROM）和随机读写存储器（Random Access Memory，RAM）两大类；RAM可读可写，断电时信息会丢失；ROM中的内容只能读出，不能写入，信息可永久保存，不会因为断电而丢失;只读存储器只读存储器ROM是一种存储固定信息的存储器，其特点是在正常工作状态下只能读取数据，不能即时修改或重新写入数据；...

         数制 原码、反码、补码       二进制代码       

1、数据操作（1）原码、补码、反码，浮点数表示方法（2）BCD码、补码运算、溢出与判断、BCD码运算和十进制调整（3）计算机的经典结构——冯诺依曼体系：<1>计算机由运算器、控制器、存储器、输入设备和输出设备五大部分组成<2>数据和程序已二进制形式不加区别的放在存储器中，存放位置由地址决定<3>控制器是根据存放在存储器中的指令序列即程序来...