systemverilog 宏定义 `define 用法。

原创已于 2022-09-26 01:05:29 修改 · 1.9w 阅读

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#systemverilog #define #宏定义

于 2019-06-11 11:50:43 首次发布

systemverilog 专栏收录该内容

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本文讲解了如何在SystemVerilog中将宏定义转换为字符串，强调了正确的语法使用，即宏定义后紧跟'()'，避免编译错误。并提供了详细的示例代码。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

#将宏定义转化成字符串
`define stringfy(x) `"x`"
string s;
s = `stringfy(`macro);#此时宏`macor不可以有输入，否则报错。

更多内容参考： SystemVerilog Macros

有一点特别注意的是：宏定义后面要紧跟“()”,中间不能有空格，否则编译器报错，并且不会明确告诉你错误在哪里！！！

示例：sv 的宏 - hippomyl - 博客园

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#systemverilog# 关键字之 `define macros 学习笔记（1）

那么菜的博客

01-25

1270

今天，我们学习一下 SystermVerilog_3.1a 语法参考书【25.2】章节。关于 `define macros 关键字的使用。在Verillog 中，我们知道: 我们可以通过添加一个 \ 符号，来保证宏定义的连续性。对于Systermverlog 而言，更新如下; 【用法1】`" “重写了”通常的词汇含义，并表示扩展应该包含一个实际的引号。这允许从宏参数构造字符串字面值（具体什么含义，稍后上例子给大家看）。【用法2】`\`" ' \ ' "表示展开时应包括转义序列\"

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那么菜的博客

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1、在双引号里面不能直接使用宏； “`xx_define”：这种是会被视为文本，不会把宏的文本替换过来？ `“`xx_define ` ”：要采用这种形式；（参考黄皮书P30）

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06-23

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今天有用到define的一种用法，在这share一下，直接上例子~~ module top ; `define A_SRAM_RW(dst_cc_num,src_cc_num)\ if(strm_sel[``dst_cc_num``] == 1'b1)begin\ force top.my_dut.strm_in``dst_cc_num``_en = top...

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hemlok的博客

11-13

1308

↑很明显不能直接使用变量来放进宏里面去转。