systemverilog 宏定义 `define 用法。

劲仔小鱼

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分类专栏： systemverilog 文章标签： systemverilog define 宏定义

于 2019-06-11 11:50:43 首次发布

本文链接：https://blog.youkuaiyun.com/Holden_Liu/article/details/91420409

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本文讲解了如何在SystemVerilog中将宏定义转换为字符串，强调了正确的语法使用，即宏定义后紧跟'()'，避免编译错误。并提供了详细的示例代码。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

#将宏定义转化成字符串
`define stringfy(x) `"x`"
string s;
s = `stringfy(`macro);#此时宏`macor不可以有输入，否则报错。

更多内容参考： SystemVerilog Macros

有一点特别注意的是：宏定义后面要紧跟“()”,中间不能有空格，否则编译器报错，并且不会明确告诉你错误在哪里！！！

示例：sv 的宏 - hippomyl - 博客园

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