半导体失效分析与锡须生长问题研究
一、发射显微镜在CMOS ASIC器件失效分析中的有效性
在半导体、计算机、电信设备和消费电子行业的全球竞争下，为解决问题而缩短周期时间的经济压力促使了新的失效分析设备和程序的发展。发射显微镜就是这样一种仪器，它为大型CMOS门阵列器件的失效分析提供了“黑箱”方法，能有效确定根本失效机制。
（一）发射显微镜的优势
发射显微镜减少了对传统耗时且繁琐技术的依赖，如电路和逻辑分析、物理探测、电子束探测等。它具有更快的周转时间、更高的效率和准确性，能有效隔离失效部位，降低失效分析成本。对于大型复杂门阵列器件的失效分析，它使用相对简单，不需要复杂的动态偏置设置，仅需简单的静态偏置系统，包括开关矩阵、曲线跟踪器、电源和带有器件插座的测试板。而且，样品制备也不复杂，只需暴露带有完整引线键合或内部引线连接的芯片即可。
（二）失效分析结果
研究对1994 - 1996年数据库中的456份失效分析报告进行了审查，并将其分为四个主要类别：
| 失效机制类别 | 报告数量（占总报告的百分比） | 有效使用发射显微镜的报告数量（占总报告的百分比） |
| — | — | — |
| 多晶硅栅极、多晶硅互连和栅极氧化物相关 | 148（33%） | 140（31%） |
| ESD 引起的 | 106（23%） | 53（12%） |
| 金属化相关 | 84（18%） | 49（11%） |
| 尽力寻找仍未找到相关物理证据 | 118（26%） | 55（12%） |
| 总计 | 456（100%） | 297（66%） |
-
多晶硅栅极、多晶硅互连和栅极氧化物相关失效
这是芯片相关失效中最大的类别，约占33%。在大多数情况下，隔离失效位置和确定失效机制相当困难且耗时。但发射显微镜在几乎所有案例（148份报告中的140份）中都能有效确定失效机制。这类器件通常不会在输入/输出泄漏电流测量或输入/输出电压测量中失效，而是在静态IOD、多IOD、功能参数或它们的组合中失效。通常会观察到点发射，有时发射会被发射位置上方的金属化走线扭曲。多数情况下，发射出现在核心阵列中，但也可能出现在I/O缓冲电路中。一旦检测到发射，可通过一步蚀刻直接将芯片处理到多晶硅栅极层，去除钝化层、带有阻挡金属的金属化层和层间介电层。这种一步蚀刻方法非常成功，节省了大量时间。常见的损伤包括栅极氧化物中的针孔、栅极氧化物破裂、多晶硅栅极中的颗粒、多晶硅栅极缺陷、多晶硅互连缺失、与多晶硅的接触形成不当等。 -
ESD引起的失效
这是第二大类失效，约占23%。该类别中的大多数失效器件在输入/输出泄漏电流测试以及其他参数测试中会失败。过高的I/O电流测量值为后续分析提供了线索。发射显微镜在几乎所有案例中都可用于隔离失效位置和确定机制，但出于节省时间、提高周转时间和降低成本的考虑，在一半案例中选择不使用。对于具有相似和相同失效症状的器件，如果之前对部分器件进行了全面分析，可跳过发射显微镜分析，直接根据电气测试结果对芯片进行去处理，查找I/O缓冲电路中的损伤。一步去处理到多晶硅栅极层也被证明非常有效。常见的损伤包括直接连接到外部引脚的输入晶体管的栅极氧化物破裂、输入晶体管的多晶硅栅极损坏、输入钳位二极管或输出漏极/源极扩散上的尖刺接触、细微的金属化熔入硅衬底导致短路等。 -
金属化相关失效
该类别有84份失效报告，约占总报告的18%，是最小但相当重要的一组。这类器件不包括因电气过应力导致的金属化走线熔断开路的失效。大多数器件在功能上失效，部分器件在输入泄漏电流测试中失败，还有部分在I/O引脚处出现开路/短路。在超过50%的案例中，发射显微镜成功确定了失效机制。但在许多情况下，无需使用发射显微镜，因为金属走线的机械损伤、未蚀刻的金属化、过度蚀刻的走线可通过其他方法确定。总体而言，约11%的报告中，发射显微镜能有效确定难以通过其他方法发现的失效机制。金属化走线和接触过孔的不连续性（开路）可通过连接到走线和过孔的饱和晶体管的发射来检测。常见的损伤和失效机制包括机械损伤、由于掩膜或光刻缺陷导致的未蚀刻金属化桥接两条走线、由于掩膜缺陷或光刻掩膜溶液中的颗粒污染导致的金属化蚀刻、颗粒引起的缺陷、金属走线在晶界处开裂、金属化中的小丘导致两层金属化之间短路、接触缺失、金属与多晶硅接触形成不当、金属走线腐蚀等。 -
尽力寻找仍未找到相关物理证据的失效
该类别包含所有将最可能或疑似原因缩小范围，但未与明确物理证据关联的失效。所有器件都经过了全面分析。约一半的案例中，发射显微镜有效地隔离了失效位置并确定了最可能的失效原因。基于经验和失效分析过程中的其他发现，该类别中的所有器件可归类到其他三个类别中。
三、发射显微镜的结论
在三大类CMOS芯片相关失效机制中，发射显微镜在超过54%的案例中能成功确定失效机制并找到物理证据。另外12%的ESD失效案例中，为了进一步提高周期时间和降低成本而选择不使用。约12%的案例中，发射显微镜有助于隔离失效位置和确定可能原因，但无法与物理证据关联。数据清楚地表明，在约66%的芯片相关失效中，发射显微镜能成功确定确切的失效机制。如果包括未找到相关物理证据的12%的案例，发射显微镜的有效性将达到78%。此外，发射显微镜在晶圆级分析中虽然更耗时，但仍然相当有效。它能有效分析客户设计的芯片，解决了一些基本问题，大幅缩短了大型CMOS门阵列器件复杂失效分析的周期时间，在某些情况下甚至可以实现当天周转。同时，发射显微镜的使用还促使了一种蚀刻溶液的开发，可在30 - 60秒的一步蚀刻中去除两层钝化层、三层带有阻挡金属层的金属化层和三层层间介电层，进一步缩短周期时间，直接处理到多晶硅栅极层。
mermaid流程图如下：
graph LR
A[开始] --> B[选择待分析芯片]
B --> C{是否有明显失效症状}
C -- 是 --> D[电气测试]
C -- 否 --> E[使用发射显微镜检测]
D --> F{是否能确定失效位置}
F -- 是 --> G[去处理芯片查找损伤]
F -- 否 --> E
E --> H{是否检测到发射}
H -- 是 --> I[一步蚀刻到多晶硅栅极层]
H -- 否 --> J[进一步分析]
I --> G
J --> E
G --> K[确定失效机制]
K --> L[结束]
二、消除镀锡电极上的锡须生长
（一）研究背景
锡具有良好的可焊性和导电性，镀锡广泛应用于电子元件的表面处理。然而，镀锡表面会自发长出针状的锡须，导致元件短路。随着表面贴装技术的发展，锡须生长成为一个严重问题。虽然已有一些关于锡须生长的研究，提出了基于位错模型和再结晶模型的生长机制，但这些理论尚未完全解释这一现象。此外，锡须生长与基底材料密切相关，对金属基底上锡须生长的研究较多，而对厚膜导体上的研究较少。单片陶瓷芯片电容器（MLCs）的外部电极通常由银厚膜覆盖镍和镀锡层组成。本研究通过对几种金属基底进行镀锡或镀镍后镀锡处理，观察表面情况，以消除陶瓷芯片电容器上锡须生长的担忧。
（二）MLCs的生产方法
MLCs的生产流程如下：
graph LR
A[原材料称重] --> B[混合和研磨]
B --> C[片材成型]
C --> D[内部电极印刷]
D --> E[堆叠]
E --> F[切割]
F --> G[烧结]
G --> H[镀银]
H --> I[烧制]
I --> J[电镀]
J --> K[检查]
K --> L[发货]
外部电极通过银膏浸渍、烧制和电镀的顺序形成。银端接膏中加入了少量玻璃料，以确保银端接与介电陶瓷的粘附。由于电镀过程中玻璃会被蚀刻，所以使用近中性浴。
（三）实验过程
-
样品制备
制备了在几种基底上镀锡的样品，包括黄铜板、镀镍的黄铜板、铜板、银板、镍板和介电陶瓷板上的银厚膜。电镀参数如下：
| 电镀类型 | 载体类型 | 电镀溶液 | pH值 | 电流密度（A/dm²） | 电镀厚度（微米） |
| — | — | — | — | — | — |
| 镀镍 | 挂架 | Watt’s 浴 | 4 | 0.1 - 0.4 | 0.1 - 2 |
| 镀锡 | 挂架 | 带有络合剂的中性浴 | 5 | 0.2 - 0.5 | 2 - 5 | -
实验流程
将镀锡样品（有或没有镀镍底层）置于50°C环境中，这被认为是锡须生长的最佳温度。经过指定时间后，使用扫描电子显微镜（SEM）进行表面观察，仔细检查锡须的出现和生长情况。同时，通过X射线光电子能谱（XPS）和电子探针微分析（EPMA）研究表面电镀膜因固相扩散引起的变化，通过扫描微俄歇电子能谱（AES）研究横截面的变化，通过X射线衍射（XRD）测量晶体结构。
（四）结果与讨论
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无镀镍底层的镀锡金属板
对无镀镍底层的镀锡金属板进行定期检查，结果如下：
| 基底 | 储存1周 | 储存1个月 | 储存2年 | 储存7年 |
| — | — | — | — | — |
| 黄铜板 | >100根/mm² | >100根/mm² | >100根/mm² | >100根/mm² |
| 铜板 | 无 | 无 | 无 | 无 |
| 银板 | 无 | 无 | 无 | 无 |
| 镍板 | 无 | 无 | 无 | 无 |
在黄铜板上，锡须迅速生长，形状有直的、弯曲的和螺旋状的。电子衍射图案表明锡须是单晶。XPS光谱显示锡膜表面有锌和锡的峰，EPMA检测到锌和铜。AES和EPMA对横截面的分析表明，铜和锌以恒定比例存在于锡膜内部，且表面的锌原子比内部多。XRD检测到Sn、ZnO和Cu₆Sn₅，表明锡膜表面覆盖着氧化锌。推测是黄铜板中的锌和铜原子快速向锡膜中扩散，锌原子更容易扩散到锡膜表面并与氧结合形成氧化物，而铜原子则与锡形成金属间化合物Cu₆Sn₅。Cu₆Sn₅的形成可能会增加因铜在锡中的间隙扩散而产生的压缩应力，同时阻止锌从黄铜板扩散，导致表面锌原子增多。氧化锌在锡膜表面产生压应力，可能成为锡须生长的位点，锡膜通过自发的锡须生长来释放因铜扩散产生的压缩应力。
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有镀镍底层的镀锡黄铜板
对厚度为1 - 2微米镀镍底层的镀锡黄铜板进行检查，表面没有锡须生长的痕迹。AES对锡膜横截面的分析表明，基底金属原子没有扩散到锡膜中，说明镍层起到了阻挡基底金属材料扩散的作用。制备了在黄铜板上镀0.1 - 1.5微米镍后镀锡的样品，在两个月内观察到镀镍底层的锡膜表面没有锡须生长。XPS光谱显示表面没有基底金属材料，尤其是锌原子，表明镍大大抑制了基底金属材料向锡膜的扩散。 -
镀锡银厚膜和MLCs
镀锡银厚膜在7年内没有观察到锡须生长，镍和锡镀覆的单片陶瓷芯片电容器的银厚膜端接在50°C环境下放置18年也没有出现锡须生长现象。大多数研究者认为，锡须生长可能是应力释放的结果，基底的局部应力会导致锡须生长，而银厚膜基底可能由于烧制过程中的退火而没有应力。
（五）结论
- 在50°C环境下，镀锡黄铜板表面会迅速长出大量锡须，这是由于黄铜板中的锌和铜原子向锡膜中快速扩散，锌原子形成氧化锌，铜原子形成金属间化合物Cu₆Sn₅，导致锡膜产生压缩应力并通过锡须生长来释放。
- 镀锡的铜、银和镍板上没有锡须生长，这些基底金属材料向锡膜中的扩散很少。
- 镀镍后镀锡的黄铜板表面没有锡须生长，镍大大抑制了基底金属材料向锡膜的扩散。
- 镀锡银厚膜上没有锡须生长，可能是因为银厚膜基底在烧制过程中经过退火，没有局部应力。
- 镍和锡镀覆的单片陶瓷芯片电容器的银厚膜端接在50°C环境下放置18年也没有出现锡须生长现象。
综上所述，镀在银厚膜上的镍层上的镀锡膜不会产生锡须生长，镍底层在镀锡电容器中不仅对防止焊料浸出有重要作用，而且对解决锡须生长问题也至关重要。
半导体失效分析与锡须生长问题研究
三、技术对比与综合分析
（一）发射显微镜与传统失效分析技术对比
传统的失效分析技术，如电路和逻辑分析、物理探测、电子束探测等，在分析大型CMOS门阵列器件时存在明显的局限性。这些技术往往需要复杂的动态偏置设置和大量的时间投入，而且在定位失效位置和确定失效机制方面效率较低。
发射显微镜则具有显著的优势。它采用“黑箱”方法，不需要对电路设计、逻辑设计和布局信息有深入了解，就能有效确定根本失效机制。在实际应用中，发射显微镜能够快速定位失效位置，大大缩短了分析周期，提高了分析效率。例如，在处理复杂的多晶硅栅极、多晶硅互连和栅极氧化物相关失效时，传统技术可能需要花费大量时间进行逐点排查，而发射显微镜可以通过检测光子发射快速确定失效区域，然后直接进行一步蚀刻处理，大大节省了时间和成本。
| 技术类型 | 优点 | 缺点 | 适用场景 |
|---|---|---|---|
| 传统失效分析技术 | 对特定类型的失效分析有一定的准确性 | 需要复杂的动态偏置设置，耗时久，效率低 | 对电路设计和布局信息了解充分，失效类型较为明确的情况 |
| 发射显微镜 | 快速定位失效位置，缩短分析周期，适用于复杂器件分析 | 对于某些微小失效可能存在检测难度 | 缺乏电路设计信息，失效机制复杂的大型CMOS门阵列器件分析 |
（二）不同基底镀锡处理的性能对比
在镀锡处理中，不同的基底材料和镀覆方式对锡须生长有显著影响。
| 基底类型 | 镀覆方式 | 锡须生长情况 | 原因分析 |
|---|---|---|---|
| 黄铜板 | 直接镀锡 | 迅速生长大量锡须 | 黄铜中的锌和铜原子快速扩散到锡膜中，形成氧化锌和金属间化合物，导致锡膜产生压缩应力并通过锡须生长释放 |
| 黄铜板 | 镀镍后镀锡 | 无锡须生长 | 镍层阻挡了基底金属材料向锡膜的扩散，抑制了锡须生长 |
| 铜板、银板、镍板 | 直接镀锡 | 无锡须生长 | 这些基底金属材料向锡膜中的扩散很少，不会产生导致锡须生长的应力 |
| 银厚膜 | 镀锡 | 无锡须生长 | 银厚膜基底在烧制过程中经过退火，没有局部应力，不易引发锡须生长 |
| 单片陶瓷芯片电容器（MLCs）银厚膜端接 | 镍和锡镀覆 | 无锡须生长 | 镍层阻挡扩散，银厚膜无应力，有效防止了锡须生长 |
从对比结果可以看出，镀镍作为底层可以有效抑制锡须生长，无论是在金属板还是银厚膜上都表现出良好的效果。这为解决镀锡元件的锡须生长问题提供了可行的方案。
四、实际应用与案例分析
（一）发射显微镜在实际失效分析中的应用案例
某公司在生产大型CMOS门阵列器件时，遇到了一批功能失效的产品。传统的电路和逻辑分析方法无法快速确定失效位置，导致分析周期延长，影响了产品的交付时间。
采用发射显微镜进行失效分析，首先对失效器件进行静态偏置设置，然后通过检测光子发射，快速定位到了多晶硅栅极区域存在异常发射点。根据发射位置，直接进行一步蚀刻处理，去除钝化层、金属化层和层间介电层，到达多晶硅栅极层。在显微镜下观察发现，该区域的多晶硅栅极存在缺陷，导致了器件的功能失效。
通过发射显微镜的应用，原本需要数天的分析周期缩短到了一天，大大提高了分析效率，及时解决了生产中的问题，保证了产品的正常交付。
（二）镀镍底层在镀锡电容器中的应用案例
某电子元件制造商在生产镀锡电容器时，经常遇到锡须生长导致的短路问题，影响了产品的质量和可靠性。
为了解决这个问题，该制造商采用了镀镍底层的工艺。在银厚膜上先镀上一层镍，然后再进行镀锡处理。经过长时间的测试和观察，发现采用镀镍底层的电容器在各种环境条件下都没有出现锡须生长的现象，产品的可靠性得到了显著提高。
同时，镀镍底层还解决了焊料浸出的问题，提高了电容器的焊接质量。通过这种工艺改进，该制造商的产品在市场上获得了更好的口碑，提高了市场竞争力。
五、未来发展趋势与展望
（一）发射显微镜技术的发展趋势
随着半导体器件的不断发展，其集成度越来越高，结构越来越复杂，对失效分析技术的要求也越来越高。发射显微镜技术将朝着更高的分辨率、更灵敏的检测能力和更智能化的分析方向发展。
未来，发射显微镜可能会与其他先进的分析技术相结合，如原子力显微镜、透射电子显微镜等，实现对失效区域的更精确分析。同时，智能化的分析软件将不断完善，能够自动识别和分析光子发射信号，快速确定失效机制，进一步提高分析效率。
（二）镀锡工艺的改进方向
为了更好地解决锡须生长问题，镀锡工艺将不断改进。一方面，研究人员将继续探索更有效的底层材料和镀覆工艺，进一步提高对基底金属材料扩散的抑制能力。另一方面，将开发新型的镀锡溶液和添加剂，改善镀锡层的性能，减少内部应力的产生，从而降低锡须生长的可能性。
此外，随着环保要求的提高，镀锡工艺将朝着绿色环保的方向发展，减少对环境的污染。
六、总结
本文主要探讨了发射显微镜在CMOS ASIC器件失效分析中的有效性以及消除镀锡电极上锡须生长的方法。发射显微镜在CMOS芯片相关失效分析中表现出了显著的优势，能够快速定位失效位置，确定失效机制，大大缩短了分析周期，提高了分析效率。在镀锡工艺中，镀镍底层被证明是一种有效的方法，可以抑制基底金属材料的扩散，防止锡须生长，提高镀锡元件的可靠性。
通过对这两个方面的研究，我们可以更好地解决半导体器件生产和应用中的问题，提高产品的质量和可靠性。未来，随着技术的不断发展，发射显微镜技术和镀锡工艺将不断完善，为半导体行业的发展提供更有力的支持。
mermaid流程图如下：
graph LR
A[半导体器件生产] --> B{是否出现失效问题}
B -- 是 --> C[选择分析方法]
C -- 复杂器件 --> D[发射显微镜分析]
C -- 简单失效 --> E[传统分析方法]
D --> F[定位失效位置]
F --> G[确定失效机制]
G --> H[改进生产工艺]
E --> F
B -- 否 --> I[正常生产]
J[镀锡元件生产] --> K{是否有锡须生长问题}
K -- 是 --> L[采用镀镍底层工艺]
L --> M[测试锡须生长情况]
M -- 无生长 --> N[正常生产]
M -- 有生长 --> L
K -- 否 --> N
以上内容通过对发射显微镜和镀锡工艺的研究，为半导体行业的失效分析和元件生产提供了有价值的参考，有助于提高产品的质量和可靠性，推动行业的发展。
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