Backlight__的博客

目的：采用有限状态机设计序列检测器，实现串行序列11010的检测器。设计思想：使用有限状态机，定义五个状态即s0,s1,s2,s3,s4,实现序列11010的检测。在状态机中，每个状态的下一个状态都有两个转移方向，画出状态转移图，如下。程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity state is port( clk,clr :in std_logic;

目的：实现分频器设计。1.设计一个分频器实现将原信号进行8分频，所得信号占空比为50%。分频是将单一频率信号的频率降为原来的1/N，就叫N分频。将信号进行8分频，即所得信号频率是原信号频率的1/8，则其所得信号的1个周期等于原始信号的8个周期。占空比是高电平持续时间占整个周期的比值。占空比为50%意思是高低电平持续时间一样，均为半个周期的时间长。程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsig..

目的：设计一个带使能输入的同步清0的增1/减1的通用（带类属说明）的计数器（8位）。本程序使用了类属说明语句，可以通过改变类属说明语句中变量的大小进而改变内部电路结构和规模。程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter is generic(n : integer := 8); --generic类属说明，确定计数器的位数 port( --.

目的：实现一个8-3优先编码器。8-3译码器真值表如下所示：8-3译码器真值表 输入 输出 in7 in6 in5 in4 in3 in2 in1 in0 out2 out1 out0 × × × × × × × 1 1 1 1 × × × × × × 1 0 1 1 0 × × ×

目的：设计并实现一个3-8译码器。3-8译码器真值表如下所示：3-8译码器真值表 in2 in1 in0 out7 out6 out5 out4 out3 out2 out1 out0 0 0 0 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 1 0 1 0 1

目的：实现一个4位二进数据比较器。分析：两个操作数的比较有三种结果，即A等于B，A大于B和A小于B。两个4位二进制比较器，构建比较器表如下。比较器的真值表 输入 输出 A B AGQB AGTB ALTB A = B 1 0 0 A > B 0 1 0 A < B 0 0 1 转向控制语句：next 和 exit（1）next语句跳转到本次循环的起始位置，开始下一次循环。

目的：使用VHDL文本输入法设计并实现一个4位向量加法器。程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity add_4 is port( Ai,Bi :in std_logic_vector(3 downto 0); Ci :in std_logic; So :out std_logic_vector(3 downto 0); --SO全加和输出.

目的：用VHDL文本输入法设计并实现一个一位半加器。程序（使用quartus II软件进行编写）library ieee;use ieee.std_logic_1164.all;entity add1_half is port( Ai,Bi :in std_logic; So,Co :out std_logic --So半加和,Co进位输出 );end add1_half;architecture behave of add1_half isbegin p.