【VHDL语言学习笔记（四）】译码器

最新推荐文章于 2024-08-10 21:29:54 发布

单片机学习之路

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分类专栏： VHDL语言文章标签： fpga开发 51单片机嵌入式硬件单片机蓝桥杯

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本文是VHDL语言学习笔记第四部分，主要介绍如何设计和实现一个3-8线译码器。通过分析3-8译码器的真值表，文章采用两种方法进行程序设计，分别是使用case语句和with...select语句，并提供了相应的仿真波形图以验证设计的正确性。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

目的：设计并实现一个3-8译码器。

3-8译码器真值表如下所示：

3-8译码器真值表
in2	in1	in0	out7	out6	out5	out4	out3	out2	out1	out0
0	0	0	1	1	1	1	1	1	1	0
0	0	1	1	1	1	1	1	1	0	1
0	1	0	1	1	1	1	1	0	1	1
0	1	1	1	1	1	1	0	1	1	1
1	0	0	1	1	1	0	1	1	1	1
1	0	1	1	1	0	1	1	1	1	1
1	1	0	1	0	1	1	1	1	1	1
1	1	1	0	1	1	1	1	1	1	1

程序设计（两种方法）

（1）case语句

library ieee;
use ieee.std_logic_1164.all;

entity decoder is
	port(
		input		:in std_logic_vector(2 downto 0);
		output		:out std_logic_vector(7 downto 0)
		);
end decoder;

architecture behave of decoder is 
begin
	process(input)
	begin 
		case input is
			when "000" => output <= "11111110";
			when "001" => output <= "11111101";
			when "010" => output <= "11111011";
			when "011" => output <= "11110111";
			when "100" => output <= "11101111";
			when "101" => output <= "11011111";
			when "110" => output <= "10111111";
			when "111" => output <= "01111111";
			when others => output <= "ZZZZZZZZ";
		end case;
	end process;
end behave;

仿真波形图

（2）with...select语句

library ieee;
use ieee.std_logic_1164.all;

entity decoder is
	port(
		input		:in std_logic_vector(2 downto 0);
		output		:out std_logic_vector(7 downto 0)
		);
end decoder;

architecture behave of decoder is
begin
	with input select
		output <= "11111110" when "000",
				  "11111101" when "001",
				  "11111011" when "010",
				  "11110111" when "011",
				  "11101111" when "100",
				  "11011111" when "101",
				  "10111111" when "110",
				  "01111111" when "111",
				  "ZZZZZZZZ" when others;
end behave;

波形仿真图