Aurora 8B/10B - Clock and Reset

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分类专栏： 数字IC设计方法学 标准总线接口协议 文章标签： fpga开发 数字IC
于 2023-09-01 11:11:07 首次发布
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本文详细介绍了Aurora 8B/10B时钟和复位接口，包括自动复位和手动复位的时序。在硬错误发生时，核会自动复位，而GT需用户手动复位。此外，文中还探讨了双工模式下正常和上电手动复位的时序，以及如何避免复位死锁问题。

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本文为Aurora 8B/10B时钟和复位的描述

1. Clock and Reset Interface

本节介绍上电和复位时序

首先是时钟和复位接口

Signal Direction Width(bits) Description
pll_not_locked input 1 user_clk未锁定标志
user_clk_out output 1 来源于GT产生的时钟tx_out_clk，再经过BUFG得到，为Aurora核除去GT之外的时钟。该时钟为8B/10B编码前的串行时钟，该时钟频率为0.8×lane速率÷lane位宽（bits），lane速率可由IP核指定。 注意核AXI_S接口要在该时钟域下
sync_clk input 1 与user_clk完全相同
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### 关于Xilinx FPGA中的Aurora 8B/10B IP Core Code Implementation 在Xilinx Vivado工具中，Aurora 8B/10B IP核心是一种用于高速串行通信的解决方案。它基于8B/10B编码技术，能够提供高带宽和低延迟的数据传输能力[^1]。 以下是实现Aurora 8B/10B IP核的一个简化代码框架示例： #### 初始化模块实例化 ```verilog module aurora_8b10b_top ( input wire clk, input wire reset, // User Data Interface output reg [7:0] tx_data, input wire [7:0] rx_data, // Control Signals input wire tx_enable, output reg link_status ); // Internal signals and logic here... endmodule ``` #### 编码与解码逻辑 为了实现8B/10B编码和解码功能，可以调用Xilinx提供的硬宏或软IP核。以下是一个简单的伪代码表示如何集成这些功能： ```verilog // TX Path - Encoding Logic always @(posedge clk or posedge reset) begin if (reset) begin tx_encoded_data <= 10'b0; end else if (tx_enable) begin encode_8b10b(tx_data, tx_control, tx_encoded_data); end end // RX Path - Decoding Logic always @(posedge clk or posedge reset) begin if (reset) begin rx_decoded_data <= 8'b0; rx_error <= 1'b0; end else begin decode_8b10b(rx_serial_data, rx_decoded_data, rx_error); end end ``` 上述代码片段展示了基本的发送路径（TX）和接收路径（RX），其中`encode_8b10b`和`decode_8b10b`函数分别代表8B/10B编码器和解码器的功能。实际应用中，这些功能通常由Xilinx IP核内部完成[^2]。 需要注意的是，Aurora 8B/10B协议本身并不包含错误恢复机制以及链路层复用的支持。因此，在设计过程中可能需要额外加入自定义逻辑来处理这些问题。 --- ###
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