Aurora 8B/10B - Clock and Reset

Starry丶

已于 2024-10-28 20:19:15 修改

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分类专栏：数字IC设计方法学标准总线接口协议文章标签： fpga开发数字IC

于 2023-09-01 11:11:07 首次发布

本文链接：https://blog.youkuaiyun.com/Starry__/article/details/132619992

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本文详细介绍了Aurora 8B/10B时钟和复位接口，包括自动复位和手动复位的时序。在硬错误发生时，核会自动复位，而GT需用户手动复位。此外，文中还探讨了双工模式下正常和上电手动复位的时序，以及如何避免复位死锁问题。

1. Clock and Reset Interface

本节介绍上电和复位时序

首先是时钟和复位接口

Signal	Direction	Width(bits)	Description
pll_not_locked	input	1	user_clk未锁定标志
user_clk_out	output	1	来源于GT产生的时钟tx_out_clk，再经过BUFG得到，为Aurora核除去GT之外的时钟。该时钟为8B/10B编码前的串行时钟，该时钟频率为0.8×lane速率÷lane位宽（bits），lane速率可由IP核指定。注意核AXI_S接口要在该时钟域下
sync_clk	input	1	与user_clk完全相同
gt_refclk