串行外设接口（Serial Peripheral Interface, SPI）逻辑设计部分 - spi_master

已于 2022-06-02 21:33:32 修改
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分类专栏： 标准总线接口协议 文章标签： fpga开发 数字IC IC验证 单片机 stm32
于 2022-05-16 22:49:52 首次发布
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本文链接：https://blog.youkuaiyun.com/Starry__/article/details/124810154
本文详细介绍了如何在FPGA中设计SPI主设备的逻辑，包括波特率发生器、状态机设计和SPI传输时序的处理。重点讨论了IDLE、WAIT_CS和TRANS状态，以及根据CPOL和CPHA模式调整的移位寄存器操作。同时，提出了异步FIFO在解决跨时钟域数据传输问题中的应用。

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好了确认完整个框架之后，就可以开始SPI的逻辑设计了，还是先设计好再写代码！！！！

1. baud_clk_gen

这个就单纯的根据波特率分频出一个sck时钟，所以比较容易，不解释

还是注意baud_cnt可能取不刀BAUD_CNT_END这个细节。

1.1. 代码

module baud_clk_gen#(
	parameter	BAUD_RATE	=	12500000,
	parameter	CPOL		=	0,
	parameter	CLK_FREQ	=	50000000
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---------------------------------------------------------------------------------- -- Company: -- Engineer: -- -- Create Date: 14:08:05 04/09/2015 -- Design Name: -- Module Name: spi_master
SPI_Master.v
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本文件可以作为有需求的在校生学习使用，有完整的程序代码。
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spi_master这段代码主要描述了SPI的一个通信协议，里面还包含了测试代码部分，已经通过本人的验证
FPGA的SPI_master代码加上自己的理解.zip
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FPGA的SPI的master模式的代码，很好使用，里面加上自己的理解。
spi 通信的master部分使用的verilog语言实现.zip
02-05
可以做为你的设计参考 module spi_master(rstb,clk,mlb,start,tdat,cdiv,din, ss,sck,dout,done,rdata); input rstb,clk,mlb,start; input [7:0] tdat; //transmit data input [1:0] cdiv; //clock divider input din; output reg ss; output reg sck; output reg dout;
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SPI 是“串行外设接口”的缩写，它在嵌入式系统中广泛使用，因为它是一个简单且高效的接口：基本上是一个多路复用的移位寄存器。它的三个信号线分别为时钟线（SCK，通常在 1-20 MHz 范围内）一个“主机输出从机输入”（MOSI）数据线和一个“主机输入从机输出”（MISO）数据线。SPI 是一种全双工协议；每在MOSI线上移出一位（每时钟一位），MISO线上就会移入一位。这些位在去往和从系统内存传送的过程中会被组装成各种大小的字。一个额外的芯片选择线通常是低电平有效的（nCS）；
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