fpga系列 HDL：XILINX Vivado 常见错误 “在线逻辑分析Debug时ALL_CLOCK没有选项”

错误描述

解决方法

• 需要先将线路设计的每个模块导出IP，然后再导出HDL Wrapper：
  

CG

• 此外，如果没有进行PIN PLAN或者对PIN的电压属性进行设置，可能导致 Implentation 成功但是Generate Bitstream 失败。