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CTRL_DDR4_ADDR_ORDER_ENUM DDR4_CTRL_ADDR_ORDER_CS_R_B_C_BG
2025-12-16 20:58:36
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原创 FPGA使用控制命令进行仿真的完整流程
使用文本命令进行仿真，介绍仿真命令；将仿真命令进行整合，介绍了完整的仿真流程；文中quartus以及vivado都是适配的；
2025-12-01 10:52:47
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原创 vivado生成bit之后报了警告[Labtools 27-3222] Mismatch
Mismatch between the design programmed into the device xc7axxt (JTAG device index = 0) and the probes file(s) xxxxx/topa.ltx. The hw_probe in the probes file has port index 2. This port does not exist in the ILA core at location (uuid_23E7D65A79BC59F7BC474
2025-09-19 18:00:09
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原创 Modelsim仿真--仿真环境的搭建之vivado
本文讲解如何在给Modelsim如何导入vivado的仿真库，以及搭建之后如何进行仿真
2025-07-23 15:21:18
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原创 VIVADO使用之---不使用工程但想在其它电脑上看debug
工程在台式机上，如果我换了笔记本电脑，没有了工程，我再想看这个debug，只有重新下载bit+ltx文件，但是我不想断电呢；该文解释不想断电的方式
2025-07-17 09:44:34
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原创 quartus错误---transceiver在plan进程中错误
报错的提示大概意思就是：这个bank的时钟只能驱动6个tx/rx的transceiver，但是我们使用了一个时钟来驱动，导致编译过不去；解决办法：将该时钟强制一下就可以了，如下图勾选即可，编译成功；
2024-03-06 09:15:56
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原创 quartus使用篇——seed（种子的选择）
本文讲述FPGA开发中，当遇见了IP的时序无法通过，我们怎么使用seed来优化布局布线，从而来解决时序，讲解了seed的作用；
2024-01-08 13:48:24
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原创 quartus安装篇之license
本篇文章是针对有license的小伙伴，如果有破解使用到license的也可以有一定的参考。本文18.1、22.2的quartus都使用过。
2023-11-07 20:06:33
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原创 FPGA：三大协议（UART、IIC、SPI）之SPI
摘要：1、本文介绍SPI物理层面连接（通过哪几条线通信），2、本文介绍SPI时序（通过哪种方式进行器件之间交流）。3、提供主机和从机verilog代码。4、仅供自己参考
2023-03-09 16:32:32
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原创 FPGA：三大协议（IIC、UART、SPI）之IIC
摘要：1、本文讲述IIC的物理层面的结构（使用iic工作的物理层面的连接）；2、本文讲解协议层面的通信交流格式（IIC时序）；3、提供一个主机和从机的一个verilog代码；4、本文的主从机指的是：板子一号作为主机，发送数据给作为从机的板子二号；注意：在实际应用中，一般器件作为从机，我们写的程序作为主机通过数据线控制器件进行工作。
2023-03-08 16:46:06
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原创 FPGA-SDRAM接口设计
（1）本文设计结果是：自己设计一个SDRAM的接口模块，能够通过控制该接口模块实现对sdram的读写；（2）如果要控制该接口模块要遵循Avalon协议；（3）该接口模块的实现不是绝对的，因为在quartus里面有一个内嵌的ip核（别人已经写好的），自己写一个接口模块是为了熟悉sdram的存储方式；（4）本文主要讲解该模块的控制sdram的原理。
2023-02-17 17:19:24
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空空如也
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