关于在vivado中使用AXI总线访问64bit位宽BRAM

已于 2022-08-05 10:54:01 修改
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分类专栏： 硬件 文章标签： fpga开发
于 2022-08-04 21:17:41 首次发布
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本文链接：https://blog.youkuaiyun.com/Peng_yuyan_SDU/article/details/126166816
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本文介绍了在FPGA设计中，如何解决使用Vivado的AXI BRAM Controller和Block Memory Generator进行64bit位宽数据传输的问题。作者通过分析两个IP核的功能和限制，提出了在Block Memory Generator使用stand alone模式，结合地址线调整来实现64bit对齐传输的方法，同时也指出了Xilinx IP在位宽支持上的不足。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

笔者在参与一项PCIe+XDMA的芯片外围电路设计工作。在设计的过程中，用到了大量的数据帧传输，并且每一帧都是64bit，而且需要使用AXI总线+BRAM进行数据交互。在此之前，负责这项工作的师兄均使用32bit位宽的BRAM分两次传输，这令我非常不解。最近笔者正在整理这项工程的架构，所以本次打算直接推到以前的全部code，直接堆一个64bit的BRAM。

1. Vivado IP核：AXI BRAM Controller

官方手册：AXI Block RAM (BRAM) Controller v4.1 Product Guide(PG078)

我们可以知道，这是一个AXI接口转BRAM接口的转接器，支持32bit、64bit、128bit等等。

在这里插入图片描述

2. Vivado IP核：Block Memory Generator

官方手册：Block Memory Generator v8.4 Product Guide (PG058)

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