- 博客(15)
- 资源 (2)
- 收藏
- 关注
RSS订阅原创 基于ZYNQ FPGA 读写NOR FLASH W25Q256
通过SPI接口与FLASH芯片，实现对flash任意地址读写、32KB块擦除、64KB块擦除、片擦除功能，SPI通信速率20MHz。
2023-12-02 11:17:50
1924
3
原创 AURORA通信GTPE2_COMMON问题总结
本次实验使用XC7Z015 芯片，拥有一个高速BANK。实验目的：使用AURORA 8B 10B分别使用两个LAN传输不同的数据。出现问题：生成bit报错。
2023-06-19 21:52:34
2064
3
原创 VIVADO block design设计，包含AXI接口，APB接口，BRAM_CTROL接口时钟报错解决
VIVADO block design设计，包含AXI接口，APB接口，BRAM_CTROL接口时钟报错解决
2023-03-24 14:12:17
1474
原创 FPGA Verilog 控制CAN接收发送数据帧（标准/扩展），遥控帧（标准/扩展）
FPGA Verilog 控制CAN接收发送数据帧（标准/扩展），遥控帧（标准/扩展）
2022-11-28 16:52:39
4965
17
原创 亲测有效ISE14.7 WIN10仿真报错解决方法The selected process was not run because a prior process failed.
亲测有效ISE14.7 WIN10仿真报错解决方法仿真有时会出现报错The selected process was not run because a prior process failed.
2022-08-15 09:58:40
5246
2
原创 ise如何取消关联modelsim
ise使用modelsim仿真时很多的习惯，但是有时候关联后又后悔了，想使用原软件仿真工具时就很烦，modelsim卸载了也没用，把ise卸载重装也这样，好烦。解决卸载modelsim后俩都不能使用了，找了半天都是教怎么关联的，没有教怎么不使用modelsim的。按照网上教程重新走一遍也取消不掉，好烦！找了半天终于在选择芯片的时候找到了它的位置。。。记录一下，刚接触ise，着实比vivado教程少的太多了。终于找到我的大宝贝了。。。。。真好。。。。。爽。。。。。。...
2022-05-25 22:47:01
363
1
原创 vivado IP 核 aurora 8b10b USER_CLK计算
线速率6.25Gbpslane 4 TX_D RX_D 数据位宽[127:0]时钟计算 = 6.25(线速率)*(8/10) * 4(lane) *128(数据位宽)8b/10b编码传输10位 ，8位用户数据
2021-12-23 15:25:41
3666
原创 扫盲 扫盲 FPGA 高速收发器
扫盲 扫盲 FPGA 高速收发器Xilinx 7系列FPGA 高速收发器GTX/GTH的一些基本概念 - XTWL TPCL的文章 - 知乎 https://zhuanlan.zhihu.com/p/46052855
2021-11-26 18:00:16
329
原创 VIVADO 如何添加IP生成的例子到自己工程中使用
VIVADO 如何添加IP生成的例子到自己工程中使用XILINX为我们提供了丰富的IP核例程供我们学习，但是IP核生成的例子单独使用的作用很有限，我们往往需要与自己制作的工程相结合使用。本次以DDR3 IP核为例：将IP生成的例子到自己工程的步骤如下：步骤1：准备，两个工程，IP例子工程mig_7series_0_ex 自己工程user_code步骤2：打开自己工程步骤3：点击添加文件步骤4：选择…design sources步骤5：点击 Add Files步骤6：进入I
2021-03-01 16:18:51
9805
3
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人