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在较高的采样速率下，所需频段成为奈奎斯特带宽的一小部分，因而降低了折叠发生的概率。或者也可以使用相同SNR的ADC并提供更快的时钟（比如150 MHz），从而让噪声分布在更宽的带宽内，使红框内的噪声更少。用频谱密度（通常以相对于每赫兹带宽的满量程的分贝数为单位，即dBFS/Hz）来刻画噪声，便可比较不同采样速率的ADC，从而确定哪个器件在特定应用中可能具有最低噪声。表2显示了部分极为不同的转换器的多种SNR和采样速率组合，但所有组合都具有相同的NSD，因此每一种组合在1 MHz通道内都将具有相同的总噪声。

使用的环境AD芯片：THC7984VGA信号：通过电脑主机产生1024x768 60HZ信号。

经常遇到在FPGA设计时，很多人很迷惑这些关于硬件的终端匹配怎么设置，Vivado的Off-Chip Termination设置问题，这里就详细说一下这个问题。

fdma_rready设置为1，当fdma_rbusy=0的时候代表FDMA的总线非忙，可以进行一次新的FDMA传输，这个时候可以设置fdma_rreq=1，同时设置fdma burst的起始地址和fdma_rsize本次需要传输的数据大小(以bytes为单位)。当fdma_rvalid=1的时候需要给出有效的数据，写入AXI总线。由于摄像头产生的数据时钟速率和显示屏的时钟不匹配，而且当摄像头传来数据时，显示屏驱动模块不一定在此时需要数据，况且同一时刻摄像头传进的像素的位置不一定就是显示屏正刷新到的位置。

有几个因素会限制 ADC 的 SNR，例如：量化噪声（管线式转换器中一般不明显）、热噪声（其在低输入频率下限制 SNR），以及时钟抖动（SNRJitter）（请参见下面方程式 1）。SNRJitter 部分受到输入频率 fIN（取决于 Nyquist 区域）的限制，同时受总时钟抖动量 tJitter 的限制，其计算方法如下

在xilinx的FPGA中，要实现高频时钟的输出，并保证时钟质量，最有效的方案是使用ODDR来产生。例如，需要输出的时钟为CLK，用CLK来驱动ODDR，让ODDR在CLK的上升沿输出0或1，在CLK的下降沿输出1或0，从而产生一个时钟脉冲CLKOUT，CLKOUT的时钟频率和CLK完全相同。ODDR位于IOB里面，如果CLK是由BUFG驱动的，那么从CLK到ODDR的路径在每次实现中是确定，从OODR到FPGA芯片PAD的路径和延迟也是确定的，由ODDR产生的时钟是一个稳定的高质量时钟。

sinc（音同“sink”）滤波器是由sinc函数构造的滤波器。sinc函数的定义可以参考抽样信号Sa的定义，这里只需知道矩形脉冲和sinc函数是一个变换对。当矩形脉冲的频谱没有混叠时，它就是sin(x)/x,一个sinc函数，对于连续信号，矩形脉冲和sinc函数是傅里叶变换对。对于离散信号这仅仅是一个近似，由于混叠造成了误差。sinc滤波器常见的应用是抗混叠技术。由于高分辨率下的来源信号或连续的类比信号能够存储较多的数据，但在透过取样。

RC滤波器的特性基本情况介绍RC一阶低通滤波介绍；RC滤波器电路简单，抗干扰性强，有较好的低频性能，并且选用标准的阻容元件易得，所以在工程测试的领域中最经常用到的滤波器是RC滤波器。这里我们主要认识和介绍低通滤波器。尝试根据现有的知识，推导以下他的传递函数。这里有个许哟注意的地方时标量还是向量的问题。

基于FPGA的LMK2572驱动代码。

直接数字合成器(DDS)是软件无线电和数字通信系统的关键工具，因为它们提供了一种在数字领域产生复杂信号的方法，也是可变的。虽然DDS背后的理论相当简单，但第一次在FPGA中实现它可能有点挑战性，这就是为什么我想创建这个项目作为一个非常简单的例子，说明如何使用Xilinx DDS编译器IP并使其在Ultra96板的可编程逻辑中运行。DDS也被称为数控振荡器(NCO)，它包含一个正弦波数据值的查找表，它接受给定的相位值并输出适当的正弦波数据/幅度值。

req_compl和req_compl_wd这两个信号输入到发送引擎中用以合成完成报文，当合成完成报文并发送之后，发送引擎产生compl_done 信号，表明完成包已经发送完成，该信号输入到接收引擎中，这时表明一个存储器读请求已经完成，所以在PIO_RX_WAIT_STATE 状态中将m_axis_rx_tready信号置1，表明接收引擎准备好可以接收下一个TLP了，状态又跳转到PIO_RX_RST_STATE状态。第二部分：app部分，此部分主要是用户接口部分，为AXI总线结构，需要解析其中的TLP包。

1.简介MPS该参数含义是一个TLP包里携带的有效净荷的最大值是多少字节（该限制条件同时适用于写操作和读操作）。

介绍了如何使用Verilog实现具有预生成系数的简单FIR滤波器。

FPGA如何使用增量编译流程，FPGA编译的速度一直很慢，就想着如何提高编译效率，让开发速度更快一点。

如果MicroBlaze的Block Design设计有问题，比如Block Design设计中把DRAM链接到了DP（外设）端口，DRAM不能正常运行程序，也会导致Boot Loader运行失败。建议在运行Boot Loader之前，先测试DRAM运行程序，是否正常。FPGAFPGA的MicroBlaze固化流程，含MicroBlaze IP的工程中，需要考虑程序的运行地址空间（涉及DDR MIG IP）；需要考虑应用程序的加载（涉及AXI Quad SPI IP），在固化时某些选项配置错误，

主要解决RK3588支持多种视频格式输入，但是没有支持多路SDI接口的设计方案，系统利用实现四路SDI视频图像的采集。传输。处理，以及全景显示，相比其他接口3G-SDI接口速率高达2.97Gbps，传播距离更远。理论可达200m，同时前级处理采用FPGA处理,具有极低的处理延时,通过研发测试和验证，该设计方案可行，稳定可高，对于多路视频采集具有较高的价值。系统采用SOC+FPGA的硬件架构,系统主要有FPGASDI收发器。

Xilinx-7系列FPGA选型参考Xilinx-7系列主要包括：Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7，7系列FPGA采用的是统一的28nm设计架构。

7系列的FPGA开始才有HP BANK和HR BANK，UltraScale FPGA有HP BANK、HR BANK和HD BANK，但并不是一个FPGA中会同时包含HP/HR/HDBANK。HP：High Performance,应用于高速场景，比如DDR或其他高速差分线（不是GTX）HR：High Range,应用于宽范围I/0，最高能够支持到3.3V的电压。HD：High Density，应用于低速I/O的场景，最高速率限制在250M以内，最高电压也是支持到3.3V.

经常性的用到IBERT，也经常用到眼图，但是如何像示波器一样，能有个模板进行判定呢。本章将研究这一内容。在高速串行系统中，主要通过眼图测试。评估一个眼图的好和坏，通常利用一些常见的指标来衡量，比如眼高，眼宽，抖动，占空比等。为了简单而又直观地判断眼图的指标是否符合规范的要求，将规范指标的要求编写成一个眼图模板，然后利用示波器来调用这个模板，这样就可以直观看到眼图是否有碰到模版。评估一个眼图的好和坏，通常利用一些常见的指标来衡量，比如眼高，眼宽，抖动，占空比等。