AMBA协议AXI-Lite（AXI-Lite从机代码设计）

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一、设计思路

在设计开始之前，我们需要弄清楚以下几个问题：

1. 什么时候发生写数据操作？
2. 什么时候发生数据写操作？
3. 如何根据AXI_WSTRB信号完成数据的写入？

1、什么时候发生写数据操作？

  我们在第4-1节对AXI-Lite协议介绍后，分析了写数据发生的条件，那就是当 写数据和写地址 同时有效时，立即完成传输；
  我们将上面的条件翻译一下，就是当AXI_AWVALID、AXI_AWREADY、AXI_WVALID、AXI_WREADY同时有效时，完成数据写入；
  在此之上，我们还需考虑一个问题，就是完成数据写入后的写响应阶段，在写响应传输的过程中，应该忽略总线上的数据，故引入一个arwen信号来指示当前时刻是否允许地址数据的写入，当BVALID与BREADY信号为高时，arwen有效；
  所以我们对写入条件进行修正，当AXI_AWVALID、AXI_AWREADY、AXI_WVALID、AXI_WREADY、arwen信号同时有效时，完成数据写入；

2.什么时候发生数据读操作？

  数据读操作发生在读地址写入之后，从机将对应寄存器的数据放到读数据通道上；
  上述条件翻译后，就是当AXI_ARREADY、AXI_ARVALID有效时发生传输；

3.如何根据AXI_WSTRB信号完成数据的写入？

  我们的数据写入也可不通过AXI_WSTRB指示，但为了接口设计的灵活性，我们通常会根据该信号对寄存器进行写入；
我们只需查询对应位是否为1，将对应的位数写入寄存器即可；其对应关系如下：
我们只需查询对应位是否为1，将对应的位数写入寄存器即可；我们只需查询对应位是否为1，将对应的位数写入寄存器即可；

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二、源码设计

2.1 写通道源码设计

1.写地址逻辑

//---------------------------write address input logic--------------------------------//
    //transmit finish whe s_axi_awvalid=1 axi_awready = 1 s_axi_wvalid = 1
    always @(posedge s_axi_aclk) begin : address_input_proc_
        if(~s_axi_aresentn) begin
            axi_awaddr <= 'b0;
            axi_awready <= 1'b0;
            aw_en <= 1'b1;
        end 
        else begin
            if(aw_en && s_axi_awvalid && (~axi_awready) && (s_axi_wvalid))
            begin
                aw_en <= 1'b0;
                 axi_awaddr <= s_axi_awaddr;
                axi_awready <= 1'b1;    
            end
            else if(axi_bvalid && s_axi_bready)
            begin
                aw_en <= 1'b1;
            end
            else
            begin
                axi_awready <= 1'b0;
            end
        end
    end

寄存地址的条件为： aw_en为高电平、s_axi_awvalid地址有效且axi_awready和s_axi_wvalid有效；
aw_en用来指示当前阶段是否完成一次读响应的发送；
2.写数据Ready逻辑

//-------------------------write data logic------------------------------------//
    always @(posedge s_axi_aclk) begin : write_data_signal_proc_
        if(~s_axi_aresentn) begin
            axi_wready <= 1'b0;
        end 
        else begin
            if(aw_en && s_axi_awvalid && s_axi_wvalid && ~axi_wready)
            begin
                axi_wready <= 1'b1;
            end
            else
            begin
                axi_wready <= 1'b0;
            end
        end
    end

当aw_en、s_axi_awvalid以及s_axi_wvalid有效时，将axi_wready拉高一个时钟周期后拉低，告诉主机从机已经完成接收；
3.写响应逻辑

//------------------------write back response logic--------------------------//
    always @(posedge s_axi_aclk) begin : wr_back_logic_proc_
        if(~s_axi_aresentn) begin
            axi_bresp <= 'b0;
            axi_bvalid <= 1'b0;
        end 
        else begin
            if(s_axi_awvalid & axi_awready & s_axi_wvalid & axi_wready & (~axi_bvalid))
            begin
                axi_bresp <= 'b0;
                axi_bvalid <= 1'b1;
            end
            else
            begin
                axi_bresp <= 'b0;
                axi_bvalid <= 1'b0;
            end
        end
    end

写响应发生在一次数据写入后，而当一次数据传输完成时，s_axi_awvalid、axi_awready、s_axi_wvalid和axi_wready均为高（握手协议在ready和valid信号为高时立即完成传输），此时将axi_bvalid信号拉高一个时钟周期；
4.寄存器写入逻辑

integer byte_index;
    integer reg_index;
    always @(posedge s_axi_aclk) begin : register_write_proc_
        if(~s_axi_aresentn) begin
            for(reg_index = 0;reg_index<C_AXI_SLV_REG_NUM;reg_index=reg_index+1)
            begin
                slv_reg[reg_index] <= 'b0;
            end
        end 
        else begin
            if(register_wr_en)
            begin
                for(reg_index = 0;reg_index<C_AXI_SLV_REG_NUM;reg_index=reg_index+1)
                begin
                    if(reg_index == (axi_awaddr >> ADDR_SHIFT))
                    begin
                        for(byte_index = 0;byte_index <= (C_AXI_DATA_WIDTH/8)-1;byte_index = byte_index + 1)
                            begin
                                if(s_axi_wstrb[byte_index] == 1'b1)
                                begin
                                    slv_reg[reg_index][(byte_index*8)+:8] <= s_axi_wdata[(byte_index*8)+:8];
                                end
                            end
                    end
                end
            end
        end
    end

其中，ADDR_SHIFT的定义为：

localparam integer     ADDR_SHIFT = C_AXI_DATA_WIDTH/16;

其为地址转换为ID号所需要右移的位数；用数据位宽除以16即可；
如地址为0x08 右移两位为 0x02，为ID=2的寄存器；
第13行起，首先通过一个for循环找到需要赋值的寄存器；
然后再通过一个for循环，根据第一节中AXI_WSTRB指示的数据来对寄存器对应位数进行赋值，赋值逻辑为：

for(byte_index = 0;byte_index <= (C_AXI_DATA_WIDTH/8)-1;byte_index = byte_index + 1)
begin
     if(s_axi_wstrb[byte_index] == 1'b1)
        begin
            slv_reg[reg_index][(byte_index*8)+:8] <= s_axi_wdata[(byte_index*8)+:8];
         end
end

其中AXI_WSTRB的第0位对应是否对寄存器的低0-7位赋值；
AXI_WSTRB的第1位对应是否对寄存器的低8-15位赋值；
AXI_WSTRB的第2位对应是否对寄存器的低16-23位赋值；
AXI_WSTRB的第2位对应是否对寄存器的低23-31位赋值；

2.2 读通道源码设计

1.读地址逻辑：

//-----------------------read address logic---------------------------------//
    always @(posedge s_axi_aclk) begin : read_address_proc_
        if(~s_axi_aresentn) begin
            axi_araddr <= 'b0;
            axi_arready <= 1'b0;
        end else begin
            if(~axi_arready & s_axi_arvalid)begin
                axi_araddr <= s_axi_araddr;
                axi_arready <= 1'b1;
            end
            else
            begin
                axi_arready <= 1'b0;
            end
        end
    end

读地址只需判断主机发来的读地址数据是否有效即可，即s_axi_arvalid是否有效；
若有效就将读地址放入读地址寄存器axi_araddr中，并拉高一个时钟周期的axi_arready信号通知主机完成接收；
2.读数据逻辑

//------------------------read data logic--------------------------------//
    always @