RISC-V架构CPU设计
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从零开始的RISCV架构CPU设计（3）- 状态机与流水线
流水线与状态机是数字电路设计中两种重要的技术，本节将由浅入深对这两种技术作简要介绍，并探讨在该RVCPU软核的实现框架。虽然流水线会带来诸多问题，但从总体上来看，流水线对实现处理器的性能带来的收益还是很可观的。所以飞V开源软核的设计采用了典型的五级流水线架构。在本章中主要对流水线和状态机技术进行了说明，最终确定以流水线的方法来实现RISC-V指令集。流水线的引入同样会带来很多问题，本章只对流水线的控制冒险和数据冒险问题进行了介绍，在实际CPU设计的过程中，遇到问题往往比阐述的这些复杂。...原创 2022-08-01 18:08:39 · 4389 阅读 · 1 评论 -
从零开始的RISCV架构CPU设计（2）-CISC与RISC
从指令集架构的角度来看，现在流行的两种指令集架构为复杂指令集（ComplexInstructionSetComputer）即CISC以及精简指令集（ReducedInstructionSetComputer,）即RISC。在CPU发展早期，CISC作为主流，凭借其灵活、指令集易拓展等优点，占据了CPU领域的半边江山，但随着其不断发展，指令集不断壮大，CISC的缺点也越来越多。针对其缺点，在20世纪80年代，无病一身轻的CPU界新星RISC架构便诞生了。...原创 2022-07-28 17:14:29 · 2359 阅读 · 0 评论 -
从零开始的RISCV架构CPU设计（1）-CPU开源资料说明
最近学习了RISC-V架构的CPU设计，然后根据经典的五级流水线架构在Vivado上完成了一个简单的CPU，故开一个新坑记录该CPU的设计过程。该CPU实现了RVIM指令集，并可以搭建简单的SOC。这个CPU也有致命缺点，就是没有实现JTAG，无法进行调试，在后面会实现。目前CPU进度可搭建片上soc，已能够通过Vivado综合，各功能验证无误。注此软核仅用于学习交流，若要进行商用，请务必与作者本人联系！...原创 2022-07-23 18:22:30 · 3889 阅读 · 1 评论