PPRAM的博客

通过查看时钟网络报告和时序确认报告，可以掌握设计中的所有时钟信号，识别需要进行约束的时钟信号，获取其基本信息，以便更好地对其添加约束；首先进行实现Implemented Design -> Open Implemented Design。源寄存器reg1的时钟是真实存在的，而目的寄存器的主时钟不会传输到FPGA；然后 Tcl_Console -> report_clock_networks。目的寄存器reg2的时钟是真实存在的，而源寄存器的主时钟不会传输到FPGA；

通过查看时钟网络报告和时序确认报告，可以掌握设计中的所有时钟信号，识别需要进行约束的时钟信号，获取其基本信息，以便更好地对其添加约束；然后 Tcl_Console -> report_clock_networks。目的寄存器reg2的时钟是真实存在的，而源寄存器的主时钟不会传输到FPGA；源寄存器reg1的时钟是真实存在的，而目的寄存器的主时钟不会传输到FPGA；1)系统同步时钟的pin2reg的虚拟时钟约束。2)系统同步时钟的reg2pin的虚拟时钟约束。4)差分信号的主时钟约束。

系列文章目录第一章 基于FPGA的时序分析-时序路径（寄存器到寄存器）文章目录系列文章目录一、系统同步接口二、系统同步接口路径分析三、源同步接口路径分析一、系统同步接口二、系统同步接口路径分析Tci_pcb:时钟从时钟源到达外部芯片所经过的PCB走线延迟；Tco:时钟到达外部芯片引脚，一直到外部芯片数据输出所经过的延迟；（源时钟到寄存器引脚+数据经过寄存器时间）Td_pcb：数据信号在PCB线上经过的延迟；Tpin2reg：数据信号从FPGA引脚到达目的寄存器reg2所经过的延迟；

Tclk = T1+T2，占空比 = T1/Tclk 如果 T1 = T2 = Tclk/2 则占空比为50%。晶振或内部PLL锁相环产生的时钟信号无法保证绝对的精准;影响时钟周期准确性的因素有很多，如材料、工艺、温度以及各种噪声等；晶振源固有的噪声和干扰通常会带来时钟信号的周期性偏差，称为时钟抖动，一般单位是ps;所以FPGA时序分析中，也会将时钟抖动作为时钟不确定性（Uncertainty）的一部分加以约束。