AMBA协议AXI-Lite（AXI-Lite介绍）

最新推荐文章于 2025-05-29 11:16:06 发布
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分类专栏： AMBA协议 文章标签： fpga开发 硬件工程 硬件架构 嵌入式硬件
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AXI_Lite是AXI协议的简化版，主要用于配置寄存器，具有单次读写、资源消耗少的特点。它包括分离的读写通道，每个通道有特定的地址和数据传输。握手协议通过DATA、READY、VALID信号确保数据安全传输，防止亚稳态问题。AXI-Lite的读写时序涉及VALID和READY信号的有效性配合，防止可能出现的死锁情况。

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文章目录

一、AXI_Lite简介

AXI_Lite顾名思义即简化版的AXI协议，是对完整的AXI协议裁剪后的AXI协议；
特点：

  1. 突发长度永远是1，即只能单次读写，无法连续读写，常用于配置寄存器；
  2. 由于删减了逻辑，其资源也消耗较少；
  3. 地址映射，相较于AXI-Stream，AXI-Lite的每个数据读写都需要对应的地址；

二、AXI_Lite系统框图

AXI_Lite的系统框图如下：在这里插入图片描述首先，AXI_Lite的读写通道分离，即AXI是一种全双工总线，在同一时刻可以同时进行读写操作；
其次，写通道又分为 写地址通道，写数据通道，写响应通道；
读通道又分为，读地址通道，读数据通道；
所以一个AXI-Lite系统总共有五个通道，分别为：

  • 写地址通道；
  • 写数据通道；
  • 写响应通道；
  • 读地址通道；
  • 读数据通道；

且这些通道内部传输数据都按照握手协议进行；

由于AXI-Lite是地址映射单次读写的，所以一个Waddr地址对应一个Wdata数据，Wdata存放于由Waddr指向的寄存器中；
一个Raddr地址对应一个Rdata数据，读出从机中由Raddr指向的寄存器中的数据；

三、握手协议

由于AXI-Lite的总线大量使用了握手协议，故在此先对握手协议进行简单的介绍；
握手协议的信号一般为DATA、READY、VALID；

  • **DATA：**由主机发出的，需要传输的数据；
  • **VALID：**由主机发出的，标志DATA有效的信号（高电平表示有效，低电平表示无效）
  • **READY：**由从机发出的，标志从机准备接收的信号（高电平表示准备接收，低电平表示不具备接收条件）

其时序如下：在这里插入图片描述当VALID 与 READY 均有效时，数据完成传输；

  • 为什么需要用握手协议？

  为了解决亚稳态的问题，数据在跨时钟域传输时，往往会出现亚稳态，为了避免亚稳态被采样，常常采用握手协议来传输数据；
  AXI中的握手协议可以保证每个通道的数据传输时，大大减小出现亚稳态的概率；
  且数据传输在VALID与READY信号同时有效时立即发生；

三、AXI-Lite信号表

在这里插入图片描述在这里插入图片描述
乍一看AXI-Lite的信号还是很多的，但实际上大多通道都是按照握手协议来定义信号的，所以不难理解；

四、AXI传输机制

AXI中每个通道的传输都有三种可能的情况：

1.VALID信号先有效，READY信号后有效

此时，当READY信号拉高时，立即完成传输；在这里插入图片描述2.READY信号先有效，VALID信号后有效
此时当VALID信号拉高时，立即完成传输在这里插入图片描述3.READY与VALID信号同时有效
此时数据立马完成传输
在这里插入图片描述不管是哪一种传输机制，我们都需要搞清楚VALID与READY的约束关系，否则会出现死锁现象：
VALID与READY的死锁：
  发生在VALID等待从机的READY信号，同时READY也在等待主机的VALID信号；
  在这种情况下，VALID信号持续为0，等待READY信号的拉高；
  而READY信号也持续为0等待VALID信号的拉高；
  两个信号则同时处于低电平状态，则总线出现死锁；
解决：
  对于这种现象，我们规定，VALID信号不能等待READY信号，即数据准备好则拉高，而READY信号可以等待VALID信号，即VALID信号拉高之后再拉高；

五、AXI读写时序

根据第四节，我们可以给出AXI发生一次写操作的具体过程；

  1. 首先主机将地址与数据分别放到写地址通道与写数据通道上，并将相应的VALID信号拉高，并等待从机发出响应信号；
  2. 从机检测到写地址的VALID信号与写数据的VALID信号同时为高时，将数据写入到对应的寄存器中，并拉高READY信号，发出响应；
  3. 主机检测到READY信号与响应信号后，拉低VALID信号；从机将READY信号拉低；

而读操作的过程如下：

  1. 主机将读地址放到读地址通道上，并拉高VALID信号，等待从机的READY信号；
  2. 从机检测到读地址的VALID信号后，对读地址进行采样，并拉高READY信号；
  3. 从机将读数据放到读数据总线上，并拉高VALID信号，主机检测到VALID后，将读数据采样，并拉高READY信号；主机拉低VALID信号，从机拉低READY信号；

写操作时序：
在这里插入图片描述写数据WDATA在AWREADY、AWVALID、WREADY、WVALID同时有效时被写入寄存器；

读操作时序：
在这里插入图片描述

总结

  下一章将讲解AXI-Lite从机接口的代码实现；

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AXI-LITE顾名思义即简化版的AXI协议，是对完整的AXI协议裁剪后的AXI协议；突发长度永远是1，即只能单次读写，无法连续读写，常用于配置寄存器。由于删减了逻辑，其资源也消耗较少。地址映射，相较于AXI-STREAM，AXI-LITE的每个数据读写都需要对应的地址。AXI-Stream（以下简称AXIS）是AMBA协议的AXI协议三个版本中最简单的一个协议；是AXI4中定义的面向数据流的协议，常用于对数据流的处理，如：摄像头、高速AD、Xilinx的AXI-DMA模块。
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<think>好的，我现在需要处理用户关于“axi-lite”的查询。首先，我得确定“axi-lite”具体指的是什么。因为用户可能拼写错误或者这是一个不常见的术语。 首先，我会考虑常见的可能性。比如，“Axi”可能和“AXI”（Advanced eXtensible Interface）有关，这是ARM公司推出的片上总线协议，用于高性能SoC设计。而“Lite”可能指的是AXI4-Lite，这是AXI4协议的一个简化版本，用于低复杂度和低功耗的场景。用户可能想了解AXI4-Lite的相关信息。 接下来，我需要验证这个猜测是否正确。检查是否有其他可能的解释，比如某个软件工具或库也叫“Axi-lite”，但根据我的知识库，最相关的应该是AXI4-Lite协议。因此，用户可能想了解AXI4-Lite的基本概念、特点、应用场景以及与标准AXI4的区别。 然后，我需要整理这些信息，确保结构清晰，符合用户要求的逐步解答。需要涵盖定义、特点、应用场景、与标准AXI4的区别，以及示例代码或结构。同时，必须使用正确的中文术语和LaTeX格式，比如在涉及数学表达式或信号名称时使用$...$或$$...$$。 还要注意用户提到的系统级指令，比如所有行内数学表达式用$...$，独立公式用$$...$$并单独成段。例如，在描述信号位宽时可能需要用$N$表示位宽参数，如$32$位数据总线。同时，确保LaTeX语法正确，避免错误。 然后，组织内容结构：首先介绍AXI4-Lite是什么，然后分点说明特点、应用场景、与标准AXI4的区别，最后给出一个示例。这样用户能逐步理解。 在写作过程中，需要确保使用中文，避免技术术语的直译，保持口语化但专业。同时检查是否有遗漏的信息，比如是否提到了AXI4-Lite的局限性，或者是否有其他相关协议需要对比。 最后，确认回答符合用户要求的结构，帮助用户解决问题，并且信息真实可靠。可能需要引用ARM的文档或相关资源，但不需要直接引用，而是整合成易懂的内容。</think>关于**AXI-Lite**（AXI4-Lite协议）的介绍如下： ### 1. 定义 AXI-Lite是**AXI4协议**的简化版本，属于ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）总线协议家族，专为低复杂度、低功耗的寄存器级通信设计。 ### 2. 核心特点 - **轻量化**：仅支持基础读写操作（如单次读/写），不支持突发传输（Burst Transfer）。 - **信号简化**：信号线数量远少于标准AXI4，典型接口信号如下： - 地址通道：`AWADDR`, `ARADDR` - 数据通道：`WDATA`, `RDATA` - 控制信号：`WVALID`, `RREADY`等 - **低功耗**：因逻辑简单，适合对功耗敏感的场景。 ### 3. 应用场景 - **寄存器配置**：如配置外设寄存器（GPIO、UART等）。 - **低速控制接口**：与FPGA中的IP核通信。 - **资源受限系统**：嵌入式微控制器（MCU）或低端SoC。 ### 4. 与标准AXI4的区别 | 特性 | AXI4-Lite | 标准AXI4 | |--------------------|----------------------|----------------------| | 突发传输 | ❌ 不支持 | ✅ 支持 | | 数据位宽 | 固定（如32位） | 可配置（$32/64/128$位） | | 事务复杂度 | 单次读/写 | 多事务、乱序完成 | | 适用场景 | 控制寄存器访问 | 高性能数据传输 | ### 5. 示例代码（Verilog接口） ```verilog // AXI-Lite主设备接口 module axi_lite_master ( input wire ACLK, input wire ARESETn, output wire [31:0] AWADDR, output wire AWVALID, input wire AWREADY, // 数据写入通道 output wire [31:0] WDATA, output wire WVALID, input wire WREADY // ...其他信号省略 ); ``` ### 6. 注意事项 - **时序要求**：需严格遵循握手协议（如VALID先于READY）。 - **地址对齐**：通常要求按数据宽度对齐（如32位数据对应4字节对齐）。 如需进一步了解具体实现或协议细节，可参考ARM官方文档《AMBA AXI and ACE Protocol Specification》。
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