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原创 XDMA笔记（二） XDMA —— AXI LITE 读写寄存器

通过XDMA的AXI LITE接口，用PCIE读写FPGA寄存器，并根据寄存器的值控制逻辑

2025-02-07 10:00:07 1136

原创 ubuntu下给vivdo vitis 添加桌面快捷方式

原文有多种优雅的打开方式，请移步查看，但是因为有时候创建好快捷方式后，右键没有 allow Launching，或者 allow Launching没有反应，所以补充一下对应的解决方案。

2024-10-25 18:54:58 438

原创安装vcs verdi scl 遇到的坑

解决：解压的时候不知道出什么问题了，在verdi文件夹内又套了一个verdi文件夹，将后者内容提至第一层verdi文件夹、删除第二层verdi文件夹后解决。2. 安装synopsys时，运行setup.sh。解决：这个sh不能用 sudo/管理员执行，先用。3. 配置环境变量后，输入 verdi没有反应。安装vcs verdi scl 遇到的坑。sudo chmod 777 整个文件夹。然后再 .setup.sh。原因：环境变量路径配置错误。

2024-10-24 15:47:12 315

原创【XDMA笔记（一） XDMA ip核驱动安装】

这里可能会遇到：ERROR: could not insert module xxx.ko: Operation not permitted 一类的问题。会发现提示：安装成功但是设备没检测到（大概）（4）开机后打开命令行，看看识别板子了没。解决：关机，断电，给板子上电开板，开机。进入主板bios，关闭安全启动模式即可。

2024-10-24 09:16:14 1213

原创 AXI学习笔记（三）记录当前学习的一些bug（持续更新）

在写状态机的时候，把读写分开控制，本意是好的，但本人在写好write后，复制一下准备改read，结果case里的write没改成read：读状态机直接拐走写状态机，然后死锁了。r_st_next_read和r_st_current_read提前变化,======> 查看 r_st_next_read变化条件。r_read_start 提前启动 =====》是因为r_st_next_read和r_st_current_read提前变化。======>按顺序先查看写入状态出了什么bug =

2024-10-12 21:47:00 286

原创 AXI学习笔记（二）观察AXI 自己写AXI FULL（M端）

/这种带累加的也是保持不变，因为M_AXI_AWVALID && M_AXI_AWREADY就拉高一下，他们低了cnt还得继续计数。最后一个else ：如果输出一拍信号就行，则：ｅｌｓｅ　XXX<= 'd0;如果是持续输出，直到某个信号变化才拉低，那么：ｅｌｓｅ：　　ＸＸＸ＜＝　ＸＸＸ；//但是AXI 是低电平复位 M_AXI_ARESETN=0 复位，note：M_AXI_WVALID 和M_AXI_AWVALID不要搞混。2.复制赛灵思接口、传入参数。//所以要加一个非门。

2024-10-12 21:46:42 496

原创 AXI学习笔记（一）

FPGA axi 笔记（一）观察AXI时序

2024-10-11 08:23:49 348

原创 UG871 HLS学习中遇到的一些问题记录

UG871 学习中遇到的一些问题一、IntroductionQ: lab3 2023.1的vitis HLS中Directive里没有RESOURCEA: 以端口c为例，type 选中 ram_1p，impl选中bram即可R(参考来源): https://blog.youkuaiyun.com/qq_43209828/article/details/132693932

2024-09-15 08:14:02 220