【SystemVerilog基础】约束中的等效表达式“==”

在约束块中，只能使用关系操作符（<,<=,==, >=,>），一个表达式只能使用一个关系操作符。

等效表达式：==，表示约束的随机值取固定值，如下面的constraint addr_c，约束地址的低2bit取0。

class bus;
	rand bit [31:0] addr,data
	constraint addr_c {
		addr[1:0] == 2'b0;
	}
endclass