hdlbits时序电路 counters

 小补充：

verilog、=、==、区别

在Verilog中，=和==有不同的含义。=用于无阻塞赋值，在并行结构中表示同时执行，该语句在下一个时间点被评估为真实信号的赋值。==用于检查两种操作数（通常是数字）是否相等，并返回True或False。两个操作数必须类型匹配且值相等才能返回True，否则将返回False。[1]

简单来说，“=”表示赋值，而“==”表示相等运算符。例如，a = b; 表示将b赋值给a，而if (a == b) 表示如果a和b的值相等，则执行语句。

Count15

module top_module (
    input clk,
    input reset,      // Synchronous active-high reset
    output [3:0] q);
    always @(posedge clk)
        begin
            if(reset)//复位置零
                q<=4'd0;
            else if(q==4'd15)//加到15置零
                q<=4'd0;
            else
                q<=q+4'd1;         
        end
endmodule
 

Count10(从0计数到9)

module top_module (
    input clk,
    input reset,        // Synchronous active-high reset
    output [3:0] q);
    
    always @(posedge clk)begin
        if(reset)
            q<=4'd0;
        else if(q==4'd9)
            q<=4'd0;
        else
        q<=q+4'd1;
    end
endmodule

//这个4‘d9的4 代表的是4位2进制的意思。最多是2的4次方，8421，最多是0~15.每个位里面只能填0或者1.

Count1to10（从 1 计数到10）

module top_module (
    input clk,
    input reset,
    output [3:0] q);
    
    always @(posedge clk)
        begin
        &nb