【SystemVerilog基础】SystemVerilog 与 Verilog 中赋值 1 的区别

Verilog 语言中的赋值

• 矢量（vector，即位宽大于1的变量）容易赋值为全0/z/x，但是赋值全1的时候，需要把全部位都写出来！

SystemVerilog 的赋值

• 不需要指定进制数（二进制、八进制、十进制和十六进制数）就可以填充0/x/z
• 全部填充1