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RSS订阅原创 verilog中！=与！==的区别
”通常用于比较两个值是否不相等，返回逻辑真或假。比如，在if语句里判断某个信号是否不等于某个值，这时候用“!例如，if (a!= b) 这样的结构。
2025-03-27 10:08:44
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原创 verilog中parameter与define的区别
define从编译器读到这条指令开始到编译结束都有效，或者编译器读到`undef命令失效。parameter中作用于当前文件。
2025-03-25 20:11:14
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原创 xilinx约束中set_property -dict表示什么意思
在 FPGA 开发工具（如 Xilinx 的 Vivado）中，set_property 是一个用于设置对象属性的命令，而 -dict 是其一个选项，表示以字典的形式批量设置属性。当需要为某个对象（如一个引脚、一个模块、一个接口等）设置多个属性时，使用 -dict 选项可以简化命令，而不需要为每个属性单独调用一次set_property。
2025-03-25 10:16:28
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原创 xilinx ip video timing control使用
horizontal fine adjustment代表 vsyn时序波形在水平方向上的偏移。当vsync adjustment设置成0的时候。这个ip实际也可以自己手写进行替代。
2025-03-13 11:22:23
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转载 什么是处理器的cache
通常一个处理器读数据的速度比系统的主存储器要快很多，因此处理器的速度是受到存储器的速度的制约的。通过在系统中引入 cache 存储器 —— cache 中存放了频繁访问的数据，能以比主存储器更高的速率读取 —— 处理器就不再受到主存储器速度的限制了。这导致了数据访问效率的提升。不过，在 cache 失配时，处理器的速度还是受限的 —— 这个时候，处理器要读写的数据不在 cache 中。这样就要读写主存储器中的数据，从而提高了访问延迟。因此使用在 cache 中的数据就比只在主存储器中的数据快很多。
2025-01-03 18:00:49
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原创 linux从frame buffer中将qt界面拷贝出来放到u盘的操作方法
使用gsnap工具将qt图像从frame buffer中截图并拷贝到u盘的步骤
2024-12-14 10:19:43
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原创 FPGA驱动mipi屏不亮
原因：LPDT初始化指令与指令间隔时间太短，导致屏幕端芯片处理不过来。现象：mipi 屏背光亮，显示不亮。解决方法：增加指令之间的间隔时间。
2024-12-13 11:05:01
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原创 使用modelsim小技巧
当我们不想打开modelsim gui界面进行工程仿真时，modelsim提供了命令仿真的方法。执行上述命令可以在不打开gui界面的情况下直接仿真工程。
2024-09-07 10:20:30
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原创 vscode安装verilog代码辅助工具ctags教程
下载地址:https://github.com/universal-ctags/ctags-win32/releases/4、vscode安装Verilog-HDL/SystemVerilog/Bluespec SystemVerilog插件。6、重启vscode,打开文件夹，从文件夹中打开文件，将光标放到变量上就会显示变量的定义。3、将ctag目录添加到系统环境变量中。5、在插件中添加ctag安装目录路径。2、将下载的压缩包解压到指定目录。
2024-08-29 11:33:47
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原创 lattice mipi调试数据异常问题
之前版本由于手动配置data settle cycle，配置错误值导致mipi数据信号解析不稳定，配置mipi rx带宽后程序会自动计算data settle cycle值，把勾选去掉使用默认值即可。
2024-08-24 18:00:28
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原创 uart学习总结
参考时钟频率越高，所分频得到的波特率越准确。波特率不准确是导致串口不稳定的原因。另外外部信号源的干扰也是导致串口通信处错的原因。
2024-08-22 20:16:30
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原创 ERROR-Verification Error...when Processing function:‘SPLIT_VERIFY‘
1）FPGA供电不足导致的，改成大电流供电后问题解决。
2024-05-27 09:00:31
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原创 matlab filter2 shape含义
full 是矩阵右下角对从图像左上角开始。valid是矩阵左上角对齐图像左上角。same是矩阵中心点对齐图像左上角。
2024-04-15 10:40:17
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原创 vivado联合Modelsim仿真代码修改后重新快速仿真
在modelsim的libirary选项栏里有一个xil_defaultlib文件夹，里面有自己的仿真文件，修改了哪个就recompile再重新仿真就行，不需要关掉软件。
2024-04-10 10:10:28
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原创 FPGA fifo开发注意点
fifo的复位是根据数据来的，每次数据断开都要进行复位为帮助您在优快云创作的文章获得更多曝光和关注，我们为您提供了专属福利：已注册且未在优快云平台发布过文章的用户，9月1日—9月30日期间发布首篇文章可享大额首篇流量券扶持，且发布首篇文章后30日内，享连续每日流量券扶持；已注册且未在优快云平台发布过文章的用户，在8月1日—8月30日期间发布过首篇，可自9月1日起，享连续30天每日流量券扶持；更多福利介绍详见https://mp.youkuaiyun.com/mp_blog/manage/traffic如果你想
2023-09-12 09:40:29
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vivado vip ip的使用demo
2025-03-14
空空如也
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