【SystemVerilog基础】并发线程（fork...join/fork...join_any/fork...join_none）快速上手指南

1、并发语句集合

• Veilog 有典型的并发语句集合

  • initial 语句：在整个仿真时间内只执行一次，initial 语句之间都是并发的
  • always 语句：可以对组合电路和时序电路进行建模，always语句之间都是并发的
  • assign 语句：可以对组合电路进行建模，assign 语句之间都是并发的
  • begin...end ：语句从上到下，顺序执行
  • fork...join：语句并行执行，与语句顺序无关

• fork...join

  • fork...join 语句块可以创建并行执行的进程；两个fork...join在initial中begin..end之间，两个fork...join是串行的关系，如果两个fork...join两个外围又是fork...join，那么两个fork...join是并行的。