systemVerilog语法测试（小东西，很好用）

1 目标

测试数组赋值情况。

2 代码

文件名称：tb.sv

module tb;
logic [7:0] arr[0:4];
initial begin
arr[0][0] = 8;
$display(“----------\n arr[0][0] = %h”, arr[0][0]);
#100;
$finish;
end
endmodule

3 仿真命令

vcs -sverilog -R tb.sv

4 仿真结果