数字 IC 笔试面试必考点（8）时钟偏差以及时钟抖动

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文章标签： IC FPGA 时钟偏差 时钟抖动 笔试面试
于 2020-06-09 11:32:56 首次发布
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本文链接：https://blog.youkuaiyun.com/MicroTalent12/article/details/106568995
本文深入探讨数字IC中的时钟偏差和时钟抖动概念。时钟偏差（Clock Skew）涉及同一时钟域内信号到达不同模块的时间差异，分为正偏差和负偏差。时钟抖动（Clock Jitter）则是时钟沿的随机波动，影响系统性能。理解和减少这些现象对于优化系统时钟和提升集成电路性能至关重要。

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数字 IC 笔试面试必考点（8）时钟偏差以及时钟抖动

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引言

  本文主要介绍了时钟偏差和时钟抖动。

🌏 一、时钟偏差的相关概念

  时钟偏差 Clock Skew 是指同一个时钟域内的时钟信号，到达各个模块（如寄存器）所用的时间偏差（由于布线长度不一致以及存在的线延时）。

  时钟偏差主要分为正偏差和负偏差。当信号传输的目标寄存器在接收寄存器之前捕获正确的时钟信号，电路发生正偏差（时钟布线方向与数据流水方向一致）；当信号传输的目标寄存器在接收寄存器之后捕获正确的时钟信号，电路发生负偏差（时钟布线方向与数据流水方向相反）。

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