数字 IC 笔试面试必考点（7）时序逻辑电路分析方法

数字 IC 笔试面试必考点（7）时序逻辑电路分析方法

版权所有，新芯设计，转载文章，请注来源

• 引言
• 🌏 一、时序逻辑电路的相关概念
• 🌏 二、同步时序逻辑电路的分析方法
• 🌏 三、异步时序逻辑电路的分析方法

引言

  时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路两大类。

---

🌏 一、时序逻辑电路的相关概念

  同步时序逻辑电路：有一个公共的时钟信号（共享的系统时钟信号 Sys_Clk）（从一到多，可以理解为时钟树 Clock Tree），电路中各记忆元件受它严格的统一控制，只有在该时钟信号有效沿（上升沿或者下降沿）到来时，记忆元件的状态才会统一发生变化，从而使得时序电路的输出发生变化，并且一个时钟信号有效沿只对应一次记忆元件的状态和电路输出状态的改变。也就是说，改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 X 有无变化，状态表中的每个状态都是稳定的；（比如 Ｄ 触发器，只有当上升沿到来时，寄存器才把 D 输入端的数据（高低电平）传到 Q 输出端。）

  同步时序逻辑中最基本的储存元件是触发器。同步逻辑是时钟之间有固定的因果关系。同步时序逻辑的核心逻辑用触发器实现，电路的主要信号、输出信号都由时钟信号驱动产生，可以很好的避免毛刺、有利于器件移植、有利于 STA 等等。

  异步时序逻辑电路：不存在单一的主控时钟，工作节奏不一