clock skew和clock jitter，时钟短路径问题

最新推荐文章于 2024-02-19 16:06:20 发布
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分类专栏： 数字电路设计
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1.Clock skew 和Clock jitter 是影响时钟信号稳定性的主要因素

skew通常是时钟相位上的不确定，而jitter是指时钟频率上的不确定（uncertainty)。造成skew和jitter的原因很多。

      1)由于时钟源到达不同寄存器所经历路径的驱动和负载的不同，时钟边沿的位置有所差异，因此就带来了skew。

                                           skew=Tclk1-Tclk2

      2)而由于晶振本身稳定性，电源以及温度变化等原因造成了时钟频率的变化，就是jitter。

skew和jitter对电路的影响可以用一个简单的时间模型来解释。假设下图中t(c-q)代表寄存器的最大输出延迟

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