PCIE项目中AXI4 IP核例化详解

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#FPGA #FPGA学习 #fpga #fpga开发

本文详细介绍了如何在PCIE项目中实现自定义AXI4 IP核的例化过程，包括新建工程、创建IP、生成BD文件、修改需求、封装和验证IP，旨在帮助读者理解并应用到实际项目中。

PCIE项目中AXI4 IP核例化详解

本工程实现PCIE的8通道速率2.2GBps通信，并验证数据的正确性。
本工程里已经把PCIE部分做成一个封装的模块，对外提供的是fifo_wr(数据发送fifo)接口和fufi_rd(数据接收的fifo接口)，用户只要操作fifo接口，无需关心PCIE的内部驱动。为了便于读者更加明白，可以深入了解PCIE，我们将会制作一个PCIE的连载系列。
今天，首先说一下自定义AXI4的IP核，至于AXI4和PCIE之间有什么联系，敬请关注我们的连载系列文章。
在本篇文章中暂时先不讲解AXI4协议，先来分享例化AXI4的自定义IP核详细步骤。
一、 新建工程
为了节省篇幅，新建工程部分就不详细讲解，以下为我们新建好的工程：在这里插入图片描述

二、 创建自定义IP
点击“Tools”菜单下的“Create and Package New IP”，如下图所示：在这里插入图片描述

按照指引，点击“next”：在这里插入图片描述

选择AXI4的IP核：在这里插入图片描述

输入IP核的名称：

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（87）PCIE IP核类型？
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1.1 PCIE IP核类型？ 1.1.1 本节目录 1）本节目录； 2）本节引言； 3）FPGA简介； 4）PCIE IP核类型； 5）结束语。 1.1.2 本节引言 “不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。 1.1.3 FPGA简介 FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（AS
基于AXI PCIE IP的FPGA PCIE卡示意图
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如果在上图中的AXI互联IP上再连接一个带AXI Slave接口的BRAM控制器，这个BRAM控制器连接一个BRAM，Host PC在系统主存中分配了一些不连续的内存，Host PC可以将这些内存段的起始地址（当然要先转为PCIE总线地址）写到AXI总线上的BRAM中，这样AXI CDMA读取BRAM，将读取到的PCIE总线基地址写到AXIPCIE寄存器块中的AXIBAR2PCIEBAR_n寄存器中，这样就实现了SG DMA。通过动态改变AXIBAR2PCIEBAR_n寄存器的值，可以实现多通道DMA。
深入解析PCIe到AXI4-Lite桥接技术及Xilinx实现
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AXI从设备接口
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pcie读写ddr_一文详解PCIe内存空间到AXI内存空间的转换
weixin_35757736的博客
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08-06 8023
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PCI Express IP核应用参考设计
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09-30
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