FPGA时序约束分享02_时钟约束（实用分享）

最新推荐文章于 2025-04-25 11:17:50 发布
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    • FPGA时序约束分享02_时钟约束

作者：潘文明

上一篇《FPGA时序约束分享01_约束四大步骤》一文中，介绍了时序约束的四大步骤。

 

上图是四大步骤，并且每个步骤都分别展开了各种情况，后续可以参考对照，分别添加时序约束。本文讲述上图中的第1点：时钟约束。

时钟约束分三种情况：输入时钟、PLL等衍生时钟以及自己分频的时钟。而其中输入时钟又可再分三种，第一种是输入管脚是CLK的，第二种是差分时钟，最后一种是GT或 恢复的一个时钟。下面分别展开描述。

1.1输入时钟

输入时钟根据管脚情况，有三种三种，第一种是输入管脚是CLK的，第二种是差分时钟，最后一种是GT或 恢复的一个时钟。

​​​​​​​1.1.1输入管脚CLK

 

    时钟直接从管脚输入，如上图所示。这种是最常见的一个情况，包括明德扬的MP603、MP801学习板，其时钟都是由外部的晶振产生，然后直接输入管脚进来的，这种情况的生成时钟约束是最简单的

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