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RSS订阅转载 开发者分享｜AMD Vivado™ Design Tool 综合中的门控时钟转换
综合时，如果开启了门控时钟转换，并将 gated_clock_conversion 设置为 auto（自动），clk1 占一个时钟周期，或在 clk1 上将 GATED_CLOCK 属性置位，那么该工具将把 clk1 信号连接到寄存器的 C 输入，并把 gate1 和 gate2 信号连接到触发器的 CE 输入。若门控时钟与新时钟驱动的寄存器在相同层级内处于不同层次，且存在保持整个层级静态的约束（如 DONT_TOUCH、KEEP_HIERARCHY 等），工具将无法转换时钟。应谨慎处理，避免此类情况。
2025-05-09 07:55:37
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转载 如何使用One Spin检查Vivado Synth的结果（以Vivado 2024.2为例）
synth_1的-resource_sharing是默认的auto，synth_2的-resource_sharing配置成了off，注意这里synth_1和synth_2都采用了OOC的方式进行综合，即在More Options处添加-mode out_of_context。4.1：这里比较了原始的RTL代码和Synth_2导出的网表，因为Synth_2的-resource_sharing 设置成了off，所以这里的结果应该是相等的。4. 使用OneSpin 360比较原始的和Synth_2的结果。
2025-05-07 07:56:05
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转载 Versal Clock Wizard AXI DRP 示例
对于“Templates”（模板），如果您的 XSA 中有 UART（对于 VCK190，UART 包含在 CIPS 中），那么您可以选择“Hello World”，否则，您可以选择“Empty Application”（空应用）。在“Clocking Features”（时钟特性）选项卡上，选中“Dynamic Reconfiguration”（动态重配置）选项卡，保留“Interface Selection”（接口选择）的设置“AXI4Lite”不变。在此示例中，我输出了 2 个时钟。
2025-05-06 07:55:34
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转载 为什么FPGA厂商拥抱RISC-V？不继续发展RISC
还恰好有大量的节能功能可用。网上还流传出Intel要收购基于RISC-V指令集的处理器IP提供商SiFive的传闻（后被证明不实），所以这些巨头的动向会影响整个行业的风向，这意味着想要在行业内不被淘汰，追随或者超越这些行业巨头的脚步未尝不是一个好的选择。不论NISO还是MicroBlaze都已经发展了很多年了，经过多年的发展，目前两者都是比较稳定的，但是FPGA本身的结构决定了其性能也有局限性，这个情况下，Altera采用多核化，而Xilinx也从PowerPC“进化”到 ARM 硬核，才逐渐被市场接受。
2025-04-30 07:55:27
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转载 开发者分享｜使用 PetaLinux 的先决条件指南
如果任何构建脚本误将文件安装到根路径 (/) 而不是它本应安装到的路径，则必须使安装立即失败，以免（在最坏的情况下）覆盖对 Linux 系统操作至关重要的文件，例如 /bin 或 /etc 中的文件。如果您使用 Ubuntu 发行版，并且您的 /bin/sh 为“dash”，请咨询您的系统管理员，了解如何使用 sudo dpkg-reconfigure dash 命令来更改您的默认系统 shell /bin/sh。安装该软件期间，确保您对 /home//petalinux 有写权限。
2025-04-25 07:55:31
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转载 Xilinx之Ultrascale系列时钟资源与驱动关系
从时钟进入方向两个角度考虑，分为水平时钟和垂直时钟，通过水平时钟结构图，看出时钟架构中组成有普通CR列，特殊CR(带有PCIE，配置，系统监视器)类，I/O列，GT列，HCS和物理时钟。垂直时钟是在垂直方向上进行驱动，在垂直方向上，没一列时钟域的中间位置都存在两类时钟轨道贯穿芯片：24条垂直布线轨道和24条垂直分布轨道，但在靠近GT列旁边CR列中，则是在CR列中间两侧位置各12条垂直布线轨道和12条垂直分布轨道。CR和7系列的时钟区域类似，包含了可配置逻辑块CLBs，DSP，块状RAM，相关的时钟。
2025-04-24 07:56:01
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转载 人工智能芯片FPGA的30年成长史
他在2016年初，他告诉TheNextPlatform，“异构计算已经不再是一种趋势，而是现实”，也就是在那个时候，微软推出了使用FPGA的Catapult案例（现在就很多或以后会很多），英特尔收购了Altera以及看到了更多FPGA将广泛应用在数据中心的声明。这可能是一个新的希望。我们在3月份研究了这个项目，将这些加速器应用在Google上执行相同的图像识别训练算法，得出的结果显示，25瓦的FPGA器件相对于使用NvidiaTeslaK20GPU加速器（235瓦特）的服务器，提高了更好的性能/瓦特。
2025-04-23 07:55:23
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转载 FPGA工程师：从绝望到绝地逢生
打个比方,时钟就相当于人体的心脏,它每一次的跳动就是触发一个 CLK,向身体的各个器官供血,维持着机体的正常运作,每一个器官体统正常工作少不了组织细胞的构成,那么触发器就可以比作基本单元组织细胞。同步时序电路的延迟。市面上出售的有关FPGA设计的书籍为了保证结构的完整性,对 FPGA设计的每一个方面分开介绍,每一方面虽然深入,但是由于缺少其他相关方面的支持,读者很难付诸实践,只有通读完全书才能对FPGA设计获得一个整体的认识。是有优先级的,一般来说,第一个if的优先级最高,最后一个else的优先级最低。
2025-04-21 07:55:37
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转载 盘点那些奇葩的FPGA板卡（二）
两个 FUSB302B I2C Type-C 端口控制器，用于 AUX 和 TARGET-C 端口，支持 USB 电源传输或自定义 Type-C 行为。电路板原理图和设计文件：https://github.com/greatscottgadgets/cynthion-hardware。调试器固件：https://github.com/greatscottgadgets/apollo。用户文档 https://cynthion.readthedocs.io/en/latest/
2025-04-18 07:55:19
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转载 盘点那些奇葩的FPGA板卡（一）
microSD形状FPGA板卡- Signaloid C0-microSD。“带耳朵”的FPGA板卡-LimeSDR & LimeSDR Mini。今天带领大家看点不一样的FPGA板卡（大部分非开发板）。尺寸（不含散热器）：22 x 80 x 5.5 mm。Arduino Uno形状FPGA板卡-NRFICE。NVME M.2形状FPGA板卡-NiteFury。尺寸（含散热器）：22 x 80 x 10 mm。USB端口大小FPGA板卡-Fomu FPGA。Mini PCIe架构小板卡。
2025-04-17 07:55:36
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转载 英特尔半价出售Altera 51%股权
以 Silver Lake 的良好业绩为后盾，现在作为一家独立公司，Altera 的重点明确，Altera 已做好充分准备，继续发展势头，提供基于 FPGA 的突破性解决方案，塑造 AI 驱动计算的未来。英特尔表示，在该交易完成后，Altera 将成为一家独立运营的公司，并有望使其成为最大的纯 FPGA（现场可编程门阵列）半导体解决方案公司，可提供成熟且高度可扩展的架构和工具链，专注于推动增长和 FPGA 创新，以满足 AI 驱动型市场的需求和机遇。这里有实例分享，ZYNQ设计，关注我们的公众号，探索。
2025-04-16 07:55:54
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转载 跨时钟域信号的处理方法
简要说下握手方式，无非就是a_clk域中首先将data_valid信号有效，同时数据保持不变，然后等待b_clk中反馈回采样结束的信号，然后 data_valid信号无效，数据变化。简单举例，b_load和b_en同步至a_clk时钟域，如果这两个信号有一个小的skew，将导致在a_clk时钟域中两个信号并不是在同一时刻起作用，与在b_clk中的逻辑关系不同。2. 使用反馈的方法，快时钟域信号有效直到慢时钟域有反馈信号，表示已经正确采样此信号，然后快时钟域信号无效。想要了解FPGA吗？
2025-04-15 07:55:21
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转载 谈谈RISC-V现状
在汽车行业，RISC-V 具有独特的优势，可以定制处理器并满足特定的性能和安全标准。RISC-V 广泛采用的最大障碍之一是软件生态系统，或者说得更直白一点，就是缺乏真正的软件生态系统。它还在较小的 32 位内核和加速器中找到了市场，特别是在物联网和工业应用等分散的领域，定制和成本效益是关键。但是，RISC-V 要想在汽车领域真正发挥其潜力，还需要持续的合作、创新、战略投资以及克服技术和行业特定障碍。尽管存在障碍，RISC-V 仍然是开源硬件成功的最佳范例之一，甚至可以说是最成功的。
2025-04-14 07:55:14
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转载 Verilog编写规范
Verilog设计一般都是层次性的设计,也就是在设计中会出现一个或多个模块,模块间的调用在所难免.可把设计比喻成树,被调用的模块就是输液,没被调用的模块就是树根,那么在这个树根模块中,除了内部的互联和模块的调用外,尽量避免再做逻辑,如不能再出现对reg变量赋值等.这样做的目的是为了更有效的综合,因为在顶层模块VS出现中间逻辑,Synopsys的Design Compiler就不能把子模块中的逻辑综合到最优.对所有的模块的数据加以寄存,使得输出的驱动强度和输入的延迟可以预测,从而使得模块的综合过程更简单.
2025-04-10 07:56:02
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转载 常见FPGA逻辑单元比较（仅参考）
需要注意的是，一个自适应逻辑模块（ALM）只有 8 个输入，这比查找表（LUT）的输入总数要少。两个 4 输入查找表（Look-Up Tables），可以实现任何 4 输入Bool函数，用作组合函数生成器（一个查找表标记为“F”，另一个标记为“G”）。这篇文章躺在我网盘里N年了，记得是刚入门时候总结的，所以本文列举的芯片有点老，仅供参考，后面有时间我们在按照最新的架构进行分析。四个查找表（Look-Up Tables），可以配置为具有 1 位输出的 6 输入查找表或具有 2 位输出的 5 输入查找表。
2025-04-09 07:50:24
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转载 FPGA 究竟在学什么？真的是硬件工程师的“炼狱”吗？
其实FPGA厂商一直在致力于用高级语言进行FPGA编程，但是效果一直达不到预期，然后面对的人群很乱，有点伪“田忌赛马”的感觉，FPGA人员对高级语言嗤之以鼻，觉得没有技术含量，写出来的代码占用资源多（我觉得不是缺点，有些东西是需要取舍的）；目前世界的开发都以“标准”运行的，有标准了，这些CPU外扩的外设足以应对90%以上接口的接入和输出，所以在进行同等接口开发时足以剩下85%的时间，比如扩展一个UART接口，CPU几句话搞定，FPGA从零开始的话至少要几个小时甚至几天。FPGA 究竟在学什么？
2025-04-08 07:51:02
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转载 [手]撕滑动窗口滤波器
对于图像处理的算法设计，它们会自动构建这些滤波器基础的滑动窗口函数，所以这些工具会加速图像处理算法的设计和开发。这意味着，如果我们要实现 3x3 滑动窗口过滤器，我们需要能够缓冲至少两行像素的内容，这样我们便能够处理在窗口上滑动的滤波器。该模块的输出是 3x3 网格中的 9 个像素，接下来就是进行图像处理操作，例如中值滤波或者边缘增强等操作，我们将在后续的文章进行讲解。对像素执行的操作可以从简单的delta函数到更复杂的操作，例如边缘检测或边缘增强。如果像素是某一行的最后一个像素，则重置该行的像素数。
2025-04-07 07:50:44
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转载 DMA技术和及其SG模式
系统内存和传输的目标之间的主要通过高速DMA数据传输，数据之间的流向是AXI4读数据的主端口到AXI4内存映射流(Memory-Mapped To Stream，MM2S)，和通过数据流到内存映射(Stream To Memory-Mapped，S2MM)从外设写入到内存中。DMA控制器使用64-bit的AXI主接口，操作以两倍的CPU的时钟速率执行系统内存和PL外围设备之间的DMA数据传输。通过分析描述符，软件应用程序可以读取相关DMA传输的状态，通过在接收(S2MM)通道上获取用户信息来确定传输完成。
2025-04-03 07:51:04
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转载 芯片制造，原来要耗这么多水资源
但问题不会很快消失。在 2023 年对 100 名半导体公司高级决策者的调查中，73% 的人认为，包括水在内的自然资源是对其业务构成最大风险的环境因素之一。参与该计划的投资者鼓励和支持该计划重点关注的公司，努力解决它们对其价值链所依赖的水资源造成的广泛影响。这种对水的严重依赖以及对水的影响正在成为快速增长的全球芯片行业的一个关键弱点。有必要充分认识到供应链中的水风险因素，特别是在芯片制造和金属采矿领域，正如最近一份基准报告的结果所显示的那样，该报告对该倡议名单上的 72 家公司的水管理实践进行了评估。
2025-04-02 07:50:32
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转载 New GT wizard subsystem在vivado 2024.2版本中的使用
新的 GT Wizard 子系统引入了参数自动传播机制，使得配置参数可以从Parent IP 直接传递至 GT Wizard，避免重复配置，提高设计效率。引入了新的复位逻辑和参数传播机制。它的可以是单工或者双工的，是一定数量的channel或者lane的集合，可以指定对应的Transceiver config（LRs）来进行快速配置。在 24.2 版本中，GT Wizard 迎来了重要的更新，添加了新的IP： GT Wizard 子系统（GT Wizard Subsystem）。想要了解FPGA吗？
2025-04-01 07:51:03
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转载 想理解总线，你得先看看它的发展历程
"所有计算机科学中的问题都能通过增加一个中间转换层来解决"，人们自然想到这把万能钥匙，于是把高/低速设备分组，各自用高/低速总线连接，即CPU和内存连接在高速的内部总线上，外围慢速的IO设备就挂在慢速I/O总线上。早期PC中，CPU/RAM/IO都挂在一条总线上，即所有部件都被限定在同一个时钟频率下工作，这样整个系统不得不去迁就跑得最慢的外围IO设备，整体速度等于系统中最慢的设备的速度，系统性能无法提高。b.cache属于片上RAM，工作于CPU频率，访问它不需要经过降频后的内存总线，所以速度快；
2025-03-31 07:50:29
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转载 Vivado之实现布局布线流程浅析
通常是先对大块单元，如多列的URAM，块状RAM，DSP块组布局，然后是LUTRAM组，用户在XDC中定义的更小一些的大块。逻辑单元布局时是不断迭代，以保证线长，时序最优，不拥塞。在所有的逻辑单元位置都确定后，后期布局优化将进行改善时序和拥塞的最后一步，包括改善关键路径的布局，BUFG复制，可选的BUFG插入。开始布局前，会先进行设计规则检测DRC，DRC有两类，一类是用户在report_drc中设置的规则，另一类是软件自定义的规则，如存储器IP单元没有进行位置约束或者是IO banks和IO标准冲突。
2025-03-28 07:50:23
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转载 Clocking Wizard IP核的axi-lite动态配置
在做正点原子的hdmi显示实验时，在lcd显示部分Clocking Wizard都是动态调整输出时钟的，进入HDMI就直接固定值了，用起来一点也不方便，就想探索一下Clocking Wizard怎么配置输出两个时钟。当需要两个及以上的输出时，要在block design里面设置好配置，可以动态配置，启用axi-lite接口，开启两个输出。我们进入vitis里面需要配置，总时钟倍频系数为37.125分频系数为5，单个时钟的分频为5和1。可以看到倍频系数为37.125分频系数为5，单个时钟的分频为5和1。
2025-03-26 07:50:39
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转载 RTL设计指导原则-面积与速度互换
假设输入数据流的速率是 450Mbit/s的，而在FPGA上设计的数据处理模块的处理速度最大为 150Mbit/s，由于处理模块的数据吞吐量满足不了要求，因此直接在FPGA 上实现是一个“不可能完成的任务”。其实个数据吞吐量的保障是依赖于3个子模块的并行处理来完成的，也就是说通过占用更多的芯片面积来实现高速处理。通过乒乓操作实现低速模块处理高速数据的实质是:通过 DPRAM 这种缓存单元实现了数据流的串并转行用“数据预处理块 1”和“数据预处理模块 2”处理分流的数据，是面积与速度互换原则的体现！
2025-03-24 07:50:13
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转载 全球首款开源FPGA，正式发布
如他们所说，过时是航空航天、国防、医疗保健、通信、汽车和工业应用中基于 FPGA 的系统的一个关键问题，这些系统的使用寿命为 10 至 50 年。随着 Platypus eFPGA 系列的推出，Zero ASIC 通过在开源 Apache 许可下公开发布其商用 Z1000 eFPGA IP 的完整架构描述和比特流格式，向标准化 FPGA 迈出了重要的一步，目标是使其成为一个开放标准。为了规避 FPGA 不透明的问题，人们采取了不同的方法，对商用 FPGA 进行逆向工程。
2025-03-22 10:06:08
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转载 Vivado之时序约束操作大全
点击Edit Timing Constraints，进入设置界面，左侧中显示可设置的约束类型，默认是选择Create Clock，点击红框中的“+”号，进入添加界面。在timing constraints中显示了可设置的约束，左侧点击要设置的约束类型，右侧序号2位置处自动显示该类约束，此时再点击3，自动进入创建约束的窗口中。Source窗口下进入Constraints中，鼠标点击右键弹出弹窗，进入Add sources中可以创建或添加约束文件。想要了解FPGA吗？
2025-03-21 07:56:10
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转载 保姆级DeepSeek本地手动部署
自从春节以来，DeepSeek的热度一直攀升，但很多同学对DeepSeek的相关部署和操作还不熟悉，于是小枣君奋笔疾书，完成了以下。保姆级别的教学，大家可以直接在自己的笔记本电脑上按照如下教程进行部署操作，不需要有代码基础，只要一比一按照如下步骤进行操作即可！如果感觉太麻烦，可以跳过这一步，直接下载最小的1.5b的模型即可，嘿嘿～（因为下面的在终端执行的命令也是按照1.5b来的）模型大小与显卡需求（这里大家需要根据自己电脑的显存进行对应模型的下载，显存的查看方式，任务管理器—性能）想要了解FPGA吗？
2025-03-20 07:50:55
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转载 提升开发效率的FPGA/IC小工具
他的前辈Snipaste（https://zh.snipaste.com/）可谓大杀四方，但是缺少OCR，所以PixPin出现了，可以进行OCR、长截图、生成GIF，贴图后可以进行波形对比，可以在观察波形时进行代码编写，简直是单屏开发时必备软件。今天分享的小工具都是我日常使用的，所以没有什么权威性，仅供参考，大家在平时使用哪些可以提升工作效率的小工具，可以在评论区留言讨论，让大家的工作都如你一样轻松~当你开始做一件复杂的事情前，我建议是使用思维导图先头脑风暴一下，把思路先整理好，做事情就能事半功倍。
2025-03-19 07:50:16
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转载 FPGA新手和老手的区别
说实话，虽然在学校也做过很多FPGA的小项目（RS232、SPI、IIC、计算器、Sobel图像边缘检测、SDRAM控制器、千兆以太网图像传输），但工作后才发现，以前虽然做的东西很多，但做的过程很不正规，离规范还差得很远。现在的代码风格也是工作后才改过来的。关于这两段代码，其实实现的功能都是相同的，逻辑功能都是一样的（灯闪烁的时间不一样），都是让一个LED灯闪烁起来。所以如果你是一位FPGA的初学者，建议从一开始就养成好的代码风格，免得好不容易养成的代码风格，到参加工作的时候得不到公司的认可。
2025-03-18 07:30:28
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转载 人形机器人市场调研
2023 年中国行星滚柱丝杠市场规模 1.07 亿，市场在中国仍处于起步阶段，本土企业规模尚小，市场主要由欧美系企业占有，市场集中度较高CR5 占比80%以上。机器人“小脑”的运动规划与控制是人形机器人实现自然和流畅动作的关键，主要包括基于模型的控制方法和基于学习的控制方式两个大类。传感器是人形机器人感知模块，主要实现机器人对外界环境的感知、内部运行状态的监测、运动控制的反馈，是机器人与环境交互的第一步。减速器是一种精密的机械传动装置，通过齿轮系统将电机的高速旋转转换为较低的速度，同时增加输出扭矩。
2025-03-17 11:31:12
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转载 全网最新最全DeepSeek资料下载
国信证券：通信行业周报2025年第6周：Deepseek-R1开源推动AI应用发展，头部AI厂支持Deepseek 202502。国信证券：通信行业周报2025年第7周：全球AI企业拥抱Deepseek，北美云厂继续加大AI投入202502。电子行业AI系列专题报告六DeepSeek重塑开源大模型生态AI应用爆发持续推升算力需求-25020542页。开源证券：DeepSeek算力告急，AI巨头资本开支仍高企，AI算力及运营商或迎戴维斯双击202502。
2025-03-14 11:30:49
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转载 玩转JTAG工具，使用JTAG Probe”逆向“硬件电路
大家在一些二手网站上经常能看到一些没有配套资料（原理图等）的板子，而这些板子相对来说比较便宜，如果量大则可以用来做开发板，那么首先需要解决的就是”逆向“出原理图用来后续例程的开发。目前能辅助类似工作的有两个软件：XJTAG和TopJTAG（我了解的），其中TopJTAG有和谐版所以就以其举例使用说明。原理JTAG 产生的最初目的是用于芯片测试，即 Boundary-scan 技术，常见规范有 IE...
2025-03-13 11:30:52
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转载 同步复位与异步复位-异步复位和同步复位区别.
关注、星标公众号，精彩内容每日送达来源：网络素材一、同步复位与异步复位特点： 同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。 异步复位是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。 二、异步复位和同步复位的优缺点： 1、同步复位的优点大概有3条： a、有利于仿真器的仿真。 b、可以使所设计的系统成为100%的同步时序电路...
2025-03-11 11:30:56
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转载 小米15 Ultra核心供应商一览
关注、星标公众号，精彩内容每日送达来源：网络素材2月27日，小米正式发布了其最新旗舰手机小米15 Ultra，起售价为6499元，现已开放预定，并将于3月3日正式开售。此次新机推出了四款配色，包括经典黑银、白色、黑色以及新增的松柏绿。小米15 Ultra在硬件配置上堪称顶级，搭载了1英寸大底主摄和徕卡2亿像素超级长焦镜头，配备6000mAh金沙江电池，支持卫星通信和AI人像动态壁纸等创新功能。此...
2025-03-07 11:30:47
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转载 异步复位同步释放
关注、星标公众号，精彩内容每日送达来源：网络素材简介在实际的工程中选择复位策略之前必须考虑许多设计方面的问题，如使用同步复位或者异步复位或者异步复位同步释放(Asynchronous Reset Synchronous Release或者Synchronized Asynchronous Reset)，以及是否每一个触发器都需要进行复位。复位的基本目的是使器件进入到可以稳定工作的确定状态，这避免...
2025-03-06 11:31:44
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转载 FPGA标准库-Open Logic
在现代技术发展的浪潮中，开源项目已经成为了推动技术创新和发展的核心力量。无论是人工智能、区块链、云计算，还是传统的嵌入式开发、操作系统，开源项目都在其中扮演着至关重要的角色。它们不仅促进了技术的快速迭代，也为全球开发者提供了一个共享和合作的平台。相对来说，FPGA领域的开源项目目前还没有能改变整个行业的开源项目（促进行业发展，提升行业的知名度），目前我觉得Yosys或Verilator有一些“势头...
2025-03-05 11:30:40
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转载 使用ILA进行FPGA硬件调试
关注、星标公众号，精彩内容每日送达来源：网络素材FPGA设计调试流程FPGA开发是一个不断迭代的过程，一般的FPGA设计流程一般包含下面几个步骤：硬件架构和算法验证：实现需要的功能需要哪几个模块，模块和模块之间如何进行通信和连接；硬件算法是否可行和稳定（以图像处理算法为例，一般可以采用MATLAB进行算法验证）；RTL代码编写；硬件调试与验证：一般这个过程会耗费大量的时间，如果没有一定的经验以及...
2025-03-04 11:30:29
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转载 DeepSeek推荐的开源项目
今天给大家带来DeepSeek推荐的开源项目，因为有些项目已经失效了，所以会替代为一些相近项目。一、基础入门项目1. 数字逻辑与Verilog/VHDL入门项目名称: FPGA 101https://github.com/mmicko/fpga101-workshop简介: 包含基础组合逻辑、时序逻辑、状态机、计数器等设计。学习内容:Verilog/VHDL语法组合逻辑（加法器、多路选择器）时序逻...
2025-03-03 11:30:33
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转载 继杭州六小龙后，深圳机器人八大金刚也来了
关注、星标公众号，精彩内容每日送达来源：网络素材科技圈就像一场永不落幕的武林大会。近期，以Deepseek、宇树为代表的杭州“六小龙”横空出世，引发全网热议。而作为中国的科技创新之都，深圳也不甘示弱，携机器人“八大金刚”强势登场。就在最近，一场万人盛会——“怒放的生命”企业风采嘉年华暨2024年度经济突出贡献企业TOP荟在深圳市南山区“春茧”体育馆举行。活动上，深圳南山机器人“八大金刚”炫酷登场...
2025-02-28 19:03:31
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转载 FPGA如何抵抗单粒子效应？
关注、星标公众号，精彩内容每日送达来源：网络素材21世纪太空将成为国际军事竞争的制高点。随着技术的发展和科技的进步，航天电子设备对诸如现场可编程门阵列（Field Programmable Gate Array, FPGA）、数字信号处理器（Digital Signal Processor, DSP）等超大规模集成电路的依赖性越来越强。另一方面，宇宙中存在各种辐射射线，使得高性能芯片受太空射线影...
2025-02-27 11:31:44
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